KR20130100186A - 반도체 장치의 제조 방법과 반도체 장치 - Google Patents

반도체 장치의 제조 방법과 반도체 장치 Download PDF

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KR20130100186A
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fin
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후지오 마스오카
히로키 나카무라
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

게이트 라스트 프로세스를 이용하여 1개의 더미 패턴으로부터 nMOS SGT와 pMOS SGT를 형성하는 CMOS SGT의 제조 방법과 그 결과인 SGT의 구조를 제공하는 것을 과제로 한다.
기판 위에 제 1 및 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 및 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 및 제 2 핀 형상 실리콘층의 상부에 제 1 및 제 2 기둥 형상 실리콘층을 형성하는 공정과, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 n형 확산층을 형성하는 공정과, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 p형 확산층을 형성하는 공정과, 게이트 절연막과 제 1 및 제 2 폴리실리콘 게이트 전극을 작성하는 공정과, 상기 제 1 및 상기 제 2 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 공정과, 층간 절연막을 퇴적하고, 상기 제 1 및 상기 제 2 폴리실리콘 게이트 전극을 노출시키고, 상기 제 1 및 상기 제 2 폴리실리콘 게이트 전극을 에칭 후, 금속을 퇴적하고, 제 1 및 제 2 금속 게이트 전극을 형성하는 공정을 갖는 것에 의해 상기 과제를 해결한다.

Description

반도체 장치의 제조 방법과 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법과 반도체 장치에 관한 것이다.
반도체 집적 회로, 그 중에서도 MOS 트랜지스터를 이용한 집적 회로는, 고집적화의 일로를 걷고 있다. 이 고집적화에 따라, 그 중에서 이용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터의 미세화가 진행되면, 누설 전류의 억제가 곤란하고, 필요한 전류량 확보의 요청으로부터 회로의 점유 면적을 좀처럼 작게 할 수 없다고 하는 문제가 있었다. 이와 같은 문제를 해결하기 위해, 기판에 대하여 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 기둥 형상 반도체층(pillar-shaped semiconductor layer)을 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되었다(예컨대, 특허 문헌 1, 특허 문헌 2, 특허 문헌 3).
게이트 전극에 폴리실리콘이 아닌 메탈을 이용하는 것에 의해, 공핍화를 억제할 수 있고, 또한, 게이트 전극을 저저항화할 수 있다. 그러나, 메탈 게이트를 형성한 후의 공정은 항상 메탈 게이트에 의한 메탈 오염을 고려한 제조 공정으로 할 필요가 있다.
또한, 종래의 MOS 트랜지스터에 있어서, 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해, 고온 프로세스 후에 메탈 게이트를 작성하는 메탈 게이트 라스트 프로세스(metal gate last process)가 실제의 제품에서 이용되고 있다(비특허 문헌 1). 폴리실리콘으로 게이트를 작성하고, 그 후, 층간 절연막을 퇴적 후, 화학 기계 연마에 의해 폴리실리콘 게이트를 노출시키고, 폴리실리콘 게이트를 에칭 후, 메탈을 퇴적하고 있다. 그 때문에 SGT에 있어서도 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해, 고온 프로세스 후에 메탈 게이트를 작성하는 메탈 게이트 라스트 프로세스를 이용할 필요가 있다. SGT에서는, 기둥 형상 실리콘층(pillar-shaped silicon layer)이 게이트보다 높은 위치에 있기 때문에, 메탈 게이트 라스트 프로세스를 이용하기 위한 고안이 필요하다.
또한, 게이트 배선과 기판 사이의 기생 용량을 저감하기 위해, 종래의 MOS 트랜지스터에서는, 제 1 절연막을 이용하고 있다. 예컨대 FINFET(비특허 문헌 2)에서는, 1개의 핀 형상 반도체층의 주위에 제 1 절연막을 형성하고, 제 1 절연막을 에치백하고, 핀 형상 반도체층(fin-shaped semiconductor layer)을 노출시켜서, 게이트 배선과 기판 사이의 기생 용량을 저감하고 있다. 그 때문에 SGT에 있어서도 게이트 배선과 기판 사이의 기생 용량을 저감하기 위해 제 1 절연막을 이용할 필요가 있다. SGT에서는 핀 형상 반도체층에 더하여, 기둥 형상 반도체층이 있기 때문에, 기둥 형상 반도체층을 형성하기 위한 고안이 필요하다.
한편으로, 1개의 더미 패턴으로부터 2개의 트랜지스터를 형성하는 FINFET가 알려져 있다(예컨대 특허 문헌 4). 더미 패턴의 주위에 측벽을 형성하고, 그 측벽을 마스크로 하여 기판을 에칭하는 것에 의해, 핀을 형성하고, 1개의 더미 패턴으로부터 2개의 트랜지스터를 형성하고 있다.
2개의 트랜지스터이기 때문에, 1개를 nMOS 트랜지스터, 1개를 pMOS 트랜지스터로 하는 것이 가능하다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 평 2-71556호 공보
(특허 문헌 2) 일본 특허 공개 평 2-188966호 공보
(특허 문헌 3) 일본 특허 공개 평 3-145761호 공보
(특허 문헌 4) 일본 특허 공개 2011-71235호 공보
(비특허 문헌)
(비특허 문헌 1) IEDM 2007 K. Mistry, et. al., pp. 247-250
(비특허 문헌 2) IEDM 2010 CC. Wu, et. al., 27.1.1-27.1.4.
그래서, 게이트 배선과 기판 사이의 기생 용량을 저감하고, 게이트 라스트 프로세스를 이용하여 1개의 더미 패턴으로부터 nMOS SGT와 pMOS SGT를 형성하는 CMOS SGT의 제조 방법과 그 결과인 SGT의 구조를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 기판 위에 제 1 핀 형상 실리콘층(fin-shaped silicon layer)과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층은 각각의 단(end)에서 접속하여 폐루프를 형성하고 있고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층(pillar-shaped silicon layer)을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정-여기서 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 같고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 같음-과, 상기 제 1 공정 후, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 n형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 p형 확산층을 형성하는 제 2 공정과, 상기 제 2 공정 후, 게이트 절연막과 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선을 작성하는 제 3 공정-여기서, 상기 게이트 절연막은 상기 제 1 기둥 형상 실리콘층과 상기 제 2 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극은 게이트 절연막을 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선 형성 후의 폴리실리콘의 상면은, 상기 제 1 기둥 형상 실리콘층 상부의 상기 n형 확산층의 위의 상기 게이트 절연막과 상기 제 2 기둥 형상 실리콘층 상부의 상기 p형 확산층의 위의 상기 게이트 절연막보다 높은 위치임-과, 상기 제 3 공정 후, 상기 제 1 핀 형상 실리콘층 상부의 상기 n형 확산층 상부와 상기 제 2 핀 형상 실리콘층 상부의 상기 p형 확산층 상부에 실리사이드를 형성하는 제 4 공정과, 상기 제 4 공정 후, 층간 절연막을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭 후, 금속을 퇴적하고, 제 1 금속 게이트 전극과 제 2 금속 게이트 전극과 금속 게이트 배선을 형성하는 제 5 공정-여기서, 상기 금속 게이트 배선은 상기 제 1 금속 게이트 전극과 제 2 금속 게이트 전극에 접속하고 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장함-과, 상기 제 5 공정 후, 제 1 콘택트와 제 2 콘택트를 형성하는 제 6 공정-여기서, 상기 제 1 기둥 형상 실리콘층 상부의 상기 n형 확산층과 상기 제 1 콘택트는 직접 접속하고, 상기 제 2 기둥 형상 실리콘층 상부의 상기 p형 확산층과 상기 제 2 콘택트는 직접 접속함-을 갖는 것을 특징으로 한다.
또한, 상기 제 1 공정에서, 기판 위에 더미 패턴을 형성하기 위해 제 2 산화막을 퇴적하고, 더미 패턴을 형성하기 위한 제 1 레지스트를 형성하고, 상기 제 2 산화막을 에칭하여, 더미 패턴을 형성하고, 상기 제 1 레지스트를 제거하고, 제 1 질화막을 퇴적하고, 상기 제 1 질화막을 에칭하여, 사이드월 형상으로 잔존시켜, 상기 더미 패턴의 주위에 제 1 질화막 사이드월을 형성하고, 상기 더미 패턴을 제거하고, 상기 제 1 질화막 사이드월을 마스크로 하여 상기 실리콘 기판을 에칭하여, 각각의 단에서 접속하여 폐루프가 형성된 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 질화막 사이드월을 제거하고, 상기 제 1 절연막을 에치백하여, 상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부를 노출시키고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층에 직교하도록 제 2 레지스트를 형성하고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층을 에칭하고, 상기 제 2 레지스트를 제거하는 것에 의해, 상기 제 1 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 제 1 기둥 형상 실리콘층이 되도록 상기 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 상기 제 2 기둥 형상 실리콘층이 되도록 제 2 기둥 형상 실리콘층을 형성하는 것을 특징으로 한다.
또한, 상기 제 1 공정 후, 상기 제 2 공정에서, 제 1 공정 후의 구조 전체에, 제 3 산화막을 퇴적하고, 제 2 질화막을 형성하고, 상기 제 2 질화막을 에칭하여, 사이드월 형상으로 잔존시키고, n형 확산층을 형성하기 위한 제 3 레지스트를 형성하고, 불순물을 주입하여, 제 1 기둥 형상 실리콘층 상부와, 제 1 핀 형상 실리콘층 상부에 n형 확산층을 형성하고, 상기 제 3 레지스트를 제거하고, 상기 제 2 질화막과 상기 제 3 산화막을 제거하고, 열처리를 행하고, 제 4 산화막을 퇴적하고, 제 3 질화막을 형성하고, 상기 제 3 질화막을 에칭하여, 사이드월 형상으로 잔존시키고, p형 확산층을 형성하기 위한 제 4 레지스트를 형성하고, 불순물을 주입하여, 제 2 기둥 형상 실리콘층 상부와, 제 2 핀 형상 실리콘층 상부에 p형 확산층을 형성하고, 상기 제 4 레지스트를 제거하고, 상기 제 4 산화막과 상기 제 3 질화막을 제거하고, 열처리를 행하는 것을 특징으로 한다.
또한, 상기 제 2 공정 후, 상기 제 3 공정에서, 기둥 형상 실리콘층을 둘러싸도록 게이트 절연막을 형성하고, 폴리실리콘을 퇴적하고, 평탄화 후의 상기 폴리실리콘의 상면이 상기 제 1 기둥 형상 실리콘층 상부의 n형 확산층의 위의 상기 게이트 절연막보다 높고, 상기 제 2 기둥 형상 실리콘층 상부의 p형 확산층의 위의 상기 게이트 절연막보다 높은 위치가 되도록 평탄화를 하고, 제 4 질화막을 퇴적하고, 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 형성하기 위한 제 5 레지스트를 형성하고, 상기 제 4 질화막을 에칭하고, 상기 폴리실리콘을 에칭하여, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 형성하고, 상기 게이트 절연막을 에칭하고, 상기 제 5 레지스트를 제거하는 것을 특징으로 한다.
또한, 상기 제 4 공정에서, 상기 제 3 공정 후의 구조 전체에, 제 5 질화막을 퇴적하고, 상기 제 5 질화막을 에칭하여, 사이드월 형상으로 잔존시키고, 금속을 퇴적하여, 실리사이드를 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 상부의 n형 확산층과 p형 확산층의 상부에 형성하는 것을 특징으로 한다.
또한, 상기 제 5 공정에서, 상기 제 4 공정 후의 구조 전체에, 제 6 질화막을 퇴적하고, 층간 절연막을 퇴적하고, 화학 기계 연마에 의해 평탄화하고, 화학 기계 연마에 의해 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출시키고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭하고, 금속을 퇴적하여, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선이 있던 부분에 상기 금속을 메우고, 상기 금속을 에칭하여, 제 1 기둥 형상 실리콘층 상부의 n형 확산층 위의 게이트 절연막과, 제 2 기둥 형상 실리콘층 상부의 p형 확산층 위의 게이트 절연막을 노출시켜서, 제 1 금속 게이트 전극, 제 2 금속 게이트 전극, 금속 게이트 배선을 형성하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 기판 위에 형성된 제 1 핀 형상 실리콘층과, 기판 위에 형성된 제 2 핀 형상 실리콘층-여기서, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층은 각각의 단에서 접속하여 폐루프를 형성함-과, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과, 상기 제 1 핀 형상 실리콘층 위에 형성된 제 1 기둥 형상 실리콘층과, 상기 제 2 핀 형상 실리콘층 위에 형성된 제 2 기둥 형상 실리콘층-여기서, 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 같고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 같음-과, 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층의 하부에 형성된 n형 확산층과, 상기 제 1 기둥 형상 실리콘층의 상부에 형성된 n형 확산층과, 상기 제 2 핀 형상 실리콘층의 상부와 상기 제 2 기둥 형상 실리콘층의 하부에 형성된 p형 확산층과, 상기 제 2 기둥 형상 실리콘층의 상부에 형성된 p형 확산층과, 상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부의 n형 확산층과 p형 확산층의 상부에 형성된 실리사이드와, 상기 제 1 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과, 상기 게이트 절연막의 주위에 형성된 제 1 금속 게이트 전극과, 상기 제 2 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과, 상기 게이트 절연막의 주위에 형성된 제 2 금속 게이트 전극과, 상기 제 1 금속 게이트 전극과 상기 제 2 금속 게이트 전극에 접속된 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장되는 금속 게이트 배선과, 상기 제 1 기둥 형상 실리콘층 상부에 형성된 n형 확산층 위에 형성된 제 1 콘택트와, 상기 제 2 기둥 형상 실리콘층 상부에 형성된 p형 확산층 위에 형성된 제 2 콘택트를 갖고, 상기 제 1 기둥 형상 실리콘층 상부에 형성된 n형 확산층과 상기 제 1 콘택트는 직접 접속하고, 상기 제 2 기둥 형상 실리콘층 상부에 형성된 p형 확산층과 상기 제 2 콘택트는 직접 접속하는 것을 특징으로 한다.
본 발명에 따르면, 게이트 배선과 기판 사이의 기생 용량을 저감하고, 게이트 라스트 프로세스를 이용하여 1개의 더미 패턴으로부터 nMOS SGT와 pMOS SGT를 형성하는 CMOS SGT의 제조 방법과 그 결과인 SGT의 구조를 제공할 수 있다. 더미 패턴의 주위에 측벽을 형성하고, 그 측벽을 마스크로 하여 기판을 에칭하는 것에 의해, 핀을 형성하고, 1개의 더미 패턴으로부터 2개의 트랜지스터를 형성한다고 하는 종래의 FINFET의 제조 방법을 기초로 했기 때문에, 1개의 더미 패턴으로부터 2개의 SGT를 용이하게 형성할 수 있다.
1개의 nMOS SGT와, 1개의 pMOS SGT를 포함하는 2개의 SGT를 형성했기 때문에, 1개의 더미 패턴으로부터 1개의 CMOS SGT를 작성할 수 있고, 따라서 고집적의 CMOS SGT를 제공할 수 있다.
또한, 종래에는 기둥 형상 실리콘층 상부에 실리사이드를 형성하고 있었지만, 폴리실리콘의 퇴적 온도가 실리사이드를 형성하기 위한 온도보다 높으므로, 실리사이드는 폴리실리콘 게이트 형성 후에 형성하지 않으면 안 되기 때문에, 실리콘 기둥 상부에 실리사이드를 형성하고자 하면, 폴리실리콘 게이트 형성 후에, 폴리실리콘 게이트 전극의 상부에 구멍을 뚫고, 구멍의 측벽에 절연막의 사이드월을 형성한 후, 실리사이드를 형성하고, 뚫은 구멍에 절연막을 메운다고 하는 제조 공정수의 증가라고 하는 결점이 있었으므로, 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선 형성 전에 확산층을 형성하고, 기둥 형상 실리콘층을 폴리실리콘 게이트 전극으로 덮고, 실리사이드를 핀 형상 실리콘층 상부에만 형성하는 것에 의해, 폴리실리콘으로 게이트를 작성하고, 그 후, 층간 절연막을 퇴적 후, 화학 기계 연마에 의해 폴리실리콘 게이트를 노출시키고, 폴리실리콘 게이트를 에칭 후, 금속을 퇴적하는 종래의 메탈 게이트 라스트의 제조 방법을 이용할 수 있기 때문에, 메탈 게이트 CMOS SGT를 용이하게 형성할 수 있다.
도 1(a)는 본 발명에 따른 반도체 장치의 평면도이다. 도 1(b)는 도 1(a)의 X-X'선에서의 단면도이다. 도 1(c)는 도 1(a)의 Y-Y'선에서의 단면도이다.
도 2(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 2(b)는 도 2(a)의 X-X'선에서의 단면도이다. 도 2(c)는 도 2(a)의 Y-Y'선에서의 단면도이다.
도 3(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 3(b)는 도 3(a)의 X-X'선에서의 단면도이다. 도 3(c)는 도 3(a)의 Y-Y'선에서의 단면도이다.
도 4(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 4(b)는 도 4(a)의 X-X'선에서의 단면도이다. 도 4(c)는 도 4(a)의 Y-Y'선에서의 단면도이다.
도 5(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 5(b)는 도 5(a)의 X-X'선에서의 단면도이다. 도 5(c)는 도 5(a)의 Y-Y'선에서의 단면도이다.
도 6(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 6(b)는 도 6(a)의 X-X'선에서의 단면도이다. 도 6(c)는 도 6(a)의 Y-Y'선에서의 단면도이다.
도 7(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 7(b)는 도 7(a)의 X-X'선에서의 단면도이다. 도 7(c)는 도 7(a)의 Y-Y'선에서의 단면도이다.
도 8(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 8(b)는 도 8(a)의 X-X'선에서의 단면도이다. 도 8(c)는 도 8(a)의 Y-Y'선에서의 단면도이다.
도 9(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 9(b)는 도 9(a)의 X-X'선에서의 단면도이다. 도 9(c)는 도 9(a)의 Y-Y'선에서의 단면도이다.
도 10(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 10(b)는 도 10(a)의 X-X'선에서의 단면도이다. 도 10(c)는 도 10(a)의 Y-Y'선에서의 단면도이다.
도 11(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 11(b)는 도 11(a)의 X-X'선에서의 단면도이다. 도 11(c)는 도 11(a)의 Y-Y'선에서의 단면도이다.
도 12(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 12(b)는 도 12(a)의 X-X'선에서의 단면도이다. 도 12(c)는 도 12(a)의 Y-Y'선에서의 단면도이다.
도 13(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 13(b)는 도 13(a)의 X-X'선에서의 단면도이다. 도 13(c)는 도 13(a)의 Y-Y'선에서의 단면도이다.
도 14(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 14(b)는 도 14(a)의 X-X'선에서의 단면도이다. 도 14(c)는 도 14(a)의 Y-Y'선에서의 단면도이다.
도 15(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 15(b)는 도 15(a)의 X-X'선에서의 단면도이다. 도 15(c)는 도 15(a)의 Y-Y'선에서의 단면도이다.
도 16(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 16(b)는 도 16(a)의 X-X'선에서의 단면도이다. 도 16(c)는 도 16(a)의 Y-Y'선에서의 단면도이다.
도 17(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 17(b)는 도 17(a)의 X-X'선에서의 단면도이다. 도 17(c)는 도 17(a)의 Y-Y'선에서의 단면도이다.
도 18(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 18(b)는 도 18(a)의 X-X'선에서의 단면도이다. 도 18(c)는 도 18(a)의 Y-Y'선에서의 단면도이다.
도 19(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 19(b)는 도 19(a)의 X-X'선에서의 단면도이다. 도 19(c)는 도 19(a)의 Y-Y'선에서의 단면도이다.
도 20(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 20(b)는 도 20(a)의 X-X'선에서의 단면도이다. 도 20(c)는 도 20(a)의 Y-Y'선에서의 단면도이다.
도 21(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 21(b)는 도 21(a)의 X-X'선에서의 단면도이다. 도 21(c)는 도 21(a)의 Y-Y'선에서의 단면도이다.
도 22(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 22(b)는 도 22(a)의 X-X'선에서의 단면도이다. 도 22(c)는 도 22(a)의 Y-Y'선에서의 단면도이다.
도 23(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 23(b)는 도 23(a)의 X-X'선에서의 단면도이다. 도 23(c)는 도 23(a)의 Y-Y'선에서의 단면도이다.
도 24(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 24(b)는 도 24(a)의 X-X'선에서의 단면도이다. 도 24(c)는 도 24(a)의 Y-Y'선에서의 단면도이다.
도 25(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 25(b)는 도 25(a)의 X-X'선에서의 단면도이다. 도 25(c)는 도 25(a)의 Y-Y'선에서의 단면도이다.
도 26(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 26(b)는 도 26(a)의 X-X'선에서의 단면도이다. 도 26(c)는 도 26(a)의 Y-Y'선에서의 단면도이다.
도 27(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 27(b)는 도 27(a)의 X-X'선에서의 단면도이다. 도 27(c)는 도 27(a)의 Y-Y'선에서의 단면도이다.
도 28(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 28(b)는 도 28(a)의 X-X'선에서의 단면도이다. 도 28(c)는 도 28(a)의 Y-Y'선에서의 단면도이다.
도 29(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 29(b)는 도 29(a)의 X-X'선에서의 단면도이다. 도 29(c)는 도 29(a)의 Y-Y'선에서의 단면도이다.
도 30(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 30(b)는 도 30(a)의 X-X'선에서의 단면도이다. 도 30(c)는 도 30(a)의 Y-Y'선에서의 단면도이다.
도 31(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 31(b)는 도 31(a)의 X-X'선에서의 단면도이다. 도 31(c)는 도 31(a)의 Y-Y'선에서의 단면도이다.
도 32(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 32(b)는 도 32(a)의 X-X'선에서의 단면도이다. 도 32(c)는 도 32(a)의 Y-Y'선에서의 단면도이다.
도 33(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 33(b)는 도 33(a)의 X-X'선에서의 단면도이다. 도 33(c)는 도 33(a)의 Y-Y'선에서의 단면도이다.
도 34(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 34(b)는 도 34(a)의 X-X'선에서의 단면도이다. 도 34(c)는 도 34(a)의 Y-Y'선에서의 단면도이다.
도 35(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 35(b)는 도 35(a)의 X-X'선에서의 단면도이다. 도 35(c)는 도 35(a)의 Y-Y'선에서의 단면도이다.
도 36(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 36(b)는 도 36(a)의 X-X'선에서의 단면도이다. 도 36(c)는 도 36(a)의 Y-Y'선에서의 단면도이다.
도 37(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 37(b)는 도 37(a)의 X-X'선에서의 단면도이다. 도 37(c)는 도 37(a)의 Y-Y'선에서의 단면도이다.
도 38(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 38(b)는 도 38(a)의 X-X'선에서의 단면도이다. 도 38(c)는 도 38(a)의 Y-Y'선에서의 단면도이다.
도 39(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 39(b)는 도 39(a)의 X-X'선에서의 단면도이다. 도 39(c)는 도 39(a)의 Y-Y'선에서의 단면도이다.
도 40(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 40(b)는 도 40(a)의 X-X'선에서의 단면도이다. 도 40(c)는 도 40(a)의 Y-Y'선에서의 단면도이다.
도 41(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 41(b)는 도 41(a)의 X-X'선에서의 단면도이다. 도 41(c)는 도 41(a)의 Y-Y'선에서의 단면도이다.
도 42(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 42(b)는 도 42(a)의 X-X'선에서의 단면도이다. 도 42(c)는 도 42(a)의 Y-Y'선에서의 단면도이다.
도 43(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 43(b)는 도 43(a)의 X-X'선에서의 단면도이다. 도 43(c)는 도 43(a)의 Y-Y'선에서의 단면도이다.
도 44(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 44(b)는 도 44(a)의 X-X'선에서의 단면도이다. 도 44(c)는 도 44(a)의 Y-Y'선에서의 단면도이다.
도 45(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 45(b)는 도 45(a)의 X-X'선에서의 단면도이다. 도 45(c)는 도 45(a)의 Y-Y'선에서의 단면도이다.
도 46(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 46(b)는 도 46(a)의 X-X'선에서의 단면도이다. 도 46(c)는 도 46(a)의 Y-Y'선에서의 단면도이다.
도 47(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 47(b)는 도 47(a)의 X-X'선에서의 단면도이다. 도 47(c)는 도 47(a)의 Y-Y'선에서의 단면도이다.
도 48(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 48(b)는 도 48(a)의 X-X'선에서의 단면도이다. 도 48(c)는 도 48(a)의 Y-Y'선에서의 단면도이다.
도 49(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 49(b)는 도 49(a)의 X-X'선에서의 단면도이다. 도 49(c)는 도 49(a)의 Y-Y'선에서의 단면도이다.
도 50(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 50(b)는 도 50(a)의 X-X'선에서의 단면도이다. 도 50(c)는 도 50(a)의 Y-Y'선에서의 단면도이다.
도 51(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 51(b)는 도 51(a)의 X-X'선에서의 단면도이다. 도 51(c)는 도 51(a)의 Y-Y'선에서의 단면도이다.
도 52(a)는 본 발명에 따른 반도체 장치의 제조 방법에 따른 평면도이다. 도 52(b)는 도 52(a)의 X-X'선에서의 단면도이다. 도 52(c)는 도 52(a)의 Y-Y'선에서의 단면도이다.
이하에, 본 발명의 실시형태에 따른 SGT의 구조를 형성하기 위한 제조 공정을, 도 2~도 52를 참조하여 설명한다.
기판 위에 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제조 방법을 나타낸다.
도 2에 나타내는 바와 같이, 실리콘 기판(101) 위에 더미 패턴을 형성하기 위해 제 2 산화막(102)을 퇴적한다. 질화막이나, 산화막과 폴리실리콘이라고 하는 적층막이더라도 좋다.
도 3에 나타내는 바와 같이, 더미 패턴을 형성하기 위한 제 1 레지스트(103)를 형성한다.
도 4에 나타내는 바와 같이, 제 2 산화막(102)을 에칭하고, 더미 패턴(102)을 형성한다.
도 5에 나타내는 바와 같이, 제 1 레지스트(103)를 제거한다.
도 6에 나타내는 바와 같이, 제 1 질화막(104)을 퇴적한다.
도 7에 나타내는 바와 같이, 제 1 질화막(104)을 에칭하고, 사이드월 형상으로 잔존시킨다. 더미 패턴(102)의 주위에 제 1 질화막 사이드월(104)이 형성되었다. 이 형성된 제 1 질화막 사이드월(104)을 이용하여 실리콘을 에칭하는 것에 의해, 각각의 단에서 접속하여 폐루프가 형성된 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)이 형성되게 된다.
도 8에 나타내는 바와 같이, 더미 패턴(102)을 제거한다.
도 9에 나타내는 바와 같이, 제 1 질화막 사이드월(104)을 마스크로 하여 실리콘 기판(101)을 에칭하고, 각각의 단에서 접속하여 폐루프가 형성된 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)을 형성한다.
도 10에 나타내는 바와 같이, 상기 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)의 주위에 제 1 절연막(107)을 형성한다. 제 1 절연막으로서 고밀도 플라즈마에 의한 산화막이나 저압 화학 기상 퇴적에 의한 산화막을 이용하더라도 좋다.
도 11에 나타내는 바와 같이, 제 1 질화막 사이드월(104)을 제거한다. 실리콘 에칭 중이나 산화막 퇴적 중에, 제 1 질화막 사이드월(104)이 제거된 경우, 이 공정은 불필요하다.
도 12에 나타내는 바와 같이, 제 1 절연막(107)을 에치백하고, 제 1 핀 형상 실리콘층(106)의 상부와 제 2 핀 형상 실리콘층(105)의 상부를 노출시킨다.
도 13에 나타내는 바와 같이, 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘(105)에 직교하도록 제 2 레지스트(108)를 형성한다. 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)과 레지스트(108)가 직교하는 부분이 기둥 형상 실리콘층이 되는 부분이다. 라인 형상의 레지스트를 이용할 수 있기 때문에, 패턴 후에 레지스트가 무너질 가능성이 낮고, 안정한 프로세스가 된다.
도 14에 나타내는 바와 같이, 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)을 에칭한다. 제 1 핀 형상 실리콘층(106)과 제 2 레지스트(108)가 직교하는 부분이 제 1 기둥 형상 실리콘층(110)이 된다. 제 2 핀 형상 실리콘층(105)과 제 2 레지스트(108)가 직교하는 부분이 제 2 기둥 형상 실리콘층(109)이 된다. 따라서, 제 1 기둥 형상 실리콘층(110)의 폭은, 제 1 핀 형상 실리콘층(106)의 폭과 같게 된다. 제 2 기둥 형상 실리콘층(109)의 폭은, 제 2 핀 형상 실리콘층(105)의 폭과 같게 된다.
제 1 핀 형상 실리콘층(106)의 상부에 제 1 기둥 형상 실리콘층(110)이 형성되고, 제 2 핀 형상 실리콘층(105)의 상부에 제 2 기둥 형상 실리콘층(109)이 형성되고, 제 1 핀 형상 실리콘층(106), 제 2 핀 형상 실리콘층(105)의 주위에는 제 1 절연막(107)이 형성된 구조가 된다.
도 15에 나타내는 바와 같이, 제 2 레지스트(108)를 제거한다.
다음으로, 게이트 라스트로 하기 위해, 제 1 기둥 형상 실리콘층(110) 상부와 제 1 핀 형상 실리콘층(106) 상부와 제 1 기둥 형상 실리콘층(110) 하부에 불순물을 주입하여 n형 확산층을 형성하고, 제 2 기둥 형상 실리콘층(109) 상부와 제 2 핀 형상 실리콘층(105) 상부와 제 2 기둥 형상 실리콘층(109) 하부에 불순물을 주입하여 p형 확산층을 형성하는 제조 방법을 나타낸다.
도 16에 나타내는 바와 같이, 제 3 산화막(111)을 퇴적하고, 제 2 질화막(112)을 형성한다. 이어서, 기둥 형상 실리콘층 상부는, 게이트 절연막 및 폴리실리콘 게이트 전극에 덮이게 되므로, 덮이기 전에, 기둥 형상 실리콘층 상부에 확산층을 형성한다.
도 17에 나타내는 바와 같이 제 2 질화막(112)을 에칭하고, 사이드월 형상으로 잔존시킨다.
도 18에 나타내는 바와 같이, 제 1 기둥 형상 실리콘층(110) 상부와 제 1 핀 형상 실리콘층(106) 상부와 제 1 기둥 형상 실리콘층(110) 하부에 불순물을 주입하여 n형 확산층을 형성하기 위해, 제 3 레지스트(113)를 형성한다.
도 19에 나타내는 바와 같이 비소나 인이라고 하는 불순물을 주입하고, 제 1 기둥 형상 실리콘층(110) 상부에 n형 확산층(115), 제 1 핀 형상 실리콘층(106) 상부에 n형 확산층(116, 117)을 형성한다.
도 20에 나타내는 바와 같이, 제 3 레지스트(113)를 제거한다.
도 21에 나타내는 바와 같이 제 2 질화막(112)과 제 3 산화막(111)을 제거한다.
도 22에 나타내는 바와 같이 열처리를 행한다. 제 1 핀 형상 실리콘층(106) 상부의 n형 확산층(116, 117)은 접촉하여 n형 확산층(118)이 된다.
도 23에 나타내는 바와 같이, 제 4 산화막(119)을 퇴적하고, 제 3 질화막(120)을 형성한다. 이어서, 기둥 형상 실리콘층 상부는, 게이트 절연막 및 폴리실리콘 게이트 전극에 덮이게 되므로, 덮이기 전에, 기둥 형상 실리콘층 상부에 확산층을 형성한다.
도 24에 나타내는 바와 같이 제 3 질화막(120)을 에칭하고, 사이드월 형상으로 잔존시킨다.
도 25에 나타내는 바와 같이, 제 2 기둥 형상 실리콘층(109) 상부와 제 2 핀 형상 실리콘층(105) 상부와 제 2 기둥 형상 실리콘층(109) 하부에 불순물을 주입하여 p형 확산층을 형성하기 위해, 제 4 레지스트(121)를 형성한다.
도 26에 나타내는 바와 같이 붕소라고 하는 불순물을 주입하고, 제 2 기둥 형상 실리콘층(109) 상부에 p형 확산층(122), 제 2 핀 형상 실리콘층(105) 상부에 p형 확산층(123, 124)을 형성한다.
도 27에 나타내는 바와 같이, 제 4 레지스트(121)를 제거한다.
도 28에 나타내는 바와 같이 제 3 질화막(120)과 제 4 산화막(119)을 제거한다.
도 29에 나타내는 바와 같이 열처리를 행한다. 제 2 핀 형상 실리콘층(105) 상부의 p형 확산층(123, 124)은 접촉하여 p형 확산층(125)이 된다.
이상에서와 같이 게이트 라스트로 하기 위해, 제 1 기둥 형상 실리콘층(110) 상부와 제 1 핀 형상 실리콘층(106) 상부와 제 1 기둥 형상 실리콘층(110) 하부에 불순물을 주입하여 n형 확산층(115, 118)이 형성되고, 제 2 기둥 형상 실리콘층(109) 상부와 제 2 핀 형상 실리콘층(105) 상부와 제 2 기둥 형상 실리콘층(109) 하부에 불순물을 주입하여 p형 확산층(122, 125)이 형성되었다.
이상에서와 같이 1개를 nMOS SGT, 1개를 pMOS SGT로 할 수 있기 때문에, 하나의 더미 패턴으로부터 1개의 CMOS SGT를 작성할 수 있다.
또한, 더미 패턴의 선폭을 최소 가공 사이즈 F로 하면, 제 1 기둥 형상 실리콘층(110)과 제 2 기둥 형상 실리콘층(109)의 사이가 최소 가공 사이즈 F가 되기 때문에, 불순물 도입을 위한 레지스트 마스크의 얼라인먼트 여유를 F/2로 할 수 있고, pMOS와 nMOS의 소자 분리를 용이하게 할 수 있다.
다음으로, 게이트 라스트로 하기 위해, 폴리실리콘으로 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 작성하는 제조 방법을 나타낸다. 게이트 라스트로 하기 위해 층간 절연막을 퇴적 후, 화학 기계 연마에 의해 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출시키는 것이기 때문에, 화학 기계 연마에 의해 기둥 형상 실리콘층 상부가 노출되지 않도록 할 필요가 있다.
도 30에 나타내는 바와 같이, 게이트 절연막(126)을 형성하고, 폴리실리콘(127)을 퇴적하고, 평탄화한다. 평탄화 후의 폴리실리콘(127)의 상면은, 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)의 위의 게이트 절연막(126)보다 높고, 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)의 위의 게이트 절연막(126)보다 높은 위치로 한다. 이것에 의해, 게이트 라스트로 하기 위해 층간 절연막을 퇴적 후, 화학 기계 연마에 의해 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출시켰을 때, 화학 기계 연마에 의해 기둥 형상 실리콘층 상부가 노출되지 않게 된다.
또한, 제 4 질화막(128)을 퇴적한다. 이 제 4 질화막(128)은, 실리사이드를 제 1 핀 형상 실리콘층(106) 상부와 제 2 핀 형상 실리콘층(105) 상부에 형성할 때, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c) 상부에 실리사이드가 형성되는 것을 저해하는 막이다.
도 31에 나타내는 바와 같이, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 형성하기 위한 제 5 레지스트(129)를 형성한다. 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)에 대하여 게이트 배선이 되는 부분이 직교하는 것이 바람직하다. 게이트 배선과 기판 사이의 기생 용량이 저감되기 때문이다.
도 32에 나타내는 바와 같이, 제 4 질화막(128)을 에칭하고, 폴리실리콘(127)을 에칭하고, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 형성한다.
도 33에 나타내는 바와 같이, 게이트 절연막(126)을 에칭한다.
도 34에 나타내는 바와 같이, 제 5 레지스트(129)를 제거한다.
이상에서와 같이 게이트 라스트로 하기 위해, 폴리실리콘으로 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 형성하는 제조 방법을 나타냈다. 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c) 형성 후의 폴리실리콘의 상면은, 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)의 위의 게이트 절연막(126)보다 높고, 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)의 위의 게이트 절연막(126)보다 높은 위치로 되어 있다.
다음으로, 제 1 핀 형상 실리콘층(106) 상부의 n형 확산층(118) 상부와 제 2 핀 형상 실리콘층(105) 상부의 p형 확산층(125) 상부에 실리사이드를 형성하는 제조 방법을 나타낸다.
제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c) 상부와 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)과 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)에는, 실리사이드를 형성하지 않는 것이 특징이다. 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)과 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)에 실리사이드를 형성하고자 하면, 제조 공정이 증대된다.
도 35에 나타내는 바와 같이, 제 5 질화막(130)을 퇴적한다.
도 36에 나타내는 바와 같이, 제 5 질화막(130)을 에칭하고, 사이드월 형상으로 잔존시킨다.
도 37에 나타내는 바와 같이, 니켈, 코발트라고 하는 금속을 퇴적하고, 실리사이드(131)를 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)의 상부의 n형 확산층(118)과 p형 확산층(125)의 상부에 형성한다. 이때, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)은, 제 5 질화막(130), 제 4 질화막(128)에 덮이고, 제 1 기둥 형상 실리콘층(110) 위의 n형 확산층(115)과 제 2 기둥 형상 실리콘층(109) 위의 p형 확산층(122)은, 게이트 절연막(126)과 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)에 덮여 있으므로, 실리사이드가 형성되지 않는다.
이상에 의해 제 1 핀 형상 실리콘층(106) 상부의 n형 확산층(118) 상부와 제 2 핀 형상 실리콘층(105) 상부의 p형 확산층(125) 상부에 실리사이드를 형성하는 제조 방법을 나타냈다.
다음으로, 층간 절연막(133)을 퇴적하고, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 노출시키고, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 에칭 후, 금속(134)을 퇴적하고, 제 1 금속 게이트 전극(134a)과 제 2 금속 게이트 전극(134b)과 금속 게이트 배선(134c)을 형성하는 게이트 라스트의 제조 방법을 나타낸다.
도 38에 나타내는 바와 같이, 실리사이드(131)를 보호하기 위해, 제 6 질화막(132)을 퇴적한다.
도 39에 나타내는 바와 같이, 층간 절연막(133)을 퇴적하고, 화학 기계 연마에 의해 평탄화한다.
도 40에 나타내는 바와 같이, 화학 기계 연마에 의해 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 노출시킨다.
도 41에 나타내는 바와 같이, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 에칭한다. 습식 에칭이 바람직하다.
도 42에 나타내는 바와 같이 금속(134)을 퇴적하고, 평탄화하고, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)이 있었던 부분에 금속(134)을 메운다. 원자층 퇴적을 이용하는 것이 바람직하다.
도 43에 나타내는 바와 같이, 금속(134)을 에칭하고, 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115) 위의 게이트 절연막(126)과, 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122) 위의 게이트 절연막(126)을 노출시킨다. 제 1 금속 게이트 전극(134a), 제 2 금속 게이트 전극(134b), 금속 게이트 배선(134c)이 형성된다.
층간 절연막(133)을 퇴적하고, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 노출시키고, 제 1 폴리실리콘 게이트 전극(127a)과 제 2 폴리실리콘 게이트 전극(127b) 및 폴리실리콘 게이트 배선(127c)을 에칭 후, 금속(134)을 퇴적하고, 제 1 금속 게이트 전극(134a)과 제 2 금속 게이트 전극(134b)과 금속 게이트 배선(134c)을 형성하는 게이트 라스트의 제조 방법을 나타냈다.
다음으로, 콘택트를 형성하기 위한 제조 방법을 나타낸다. 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)과 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)에 실리사이드를 형성하지 않기 때문에, 제 1 콘택트와 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)이 직접 접속되고, 제 2 콘택트와 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)이 직접 접속되게 된다.
도 44에 나타내는 바와 같이, 층간 절연막(135)을 퇴적하고, 평탄화한다.
도 45에 나타내는 바와 같이, 제 1 기둥 형상 실리콘층(110) 상부에 제 1 콘택트홀(138)을 형성하고, 제 2 기둥 형상 실리콘층(109) 상부에 제 2 콘택트홀(137)을 형성하기 위한 제 6 레지스트(136)를 형성한다. 그리고, 층간 절연막(135)을 에칭하고, 제 1 콘택트홀(138), 제 2 콘택트홀(137)을 형성한다.
도 46에 나타내는 바와 같이, 제 6 레지스트(136)를 제거한다.
도 47에 나타내는 바와 같이, 금속 게이트 배선(134c) 위, 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105) 위에 제 3 콘택트홀(140)과 제 4 콘택트홀(141)을 형성하기 위한 제 7 레지스트(139)를 형성한다.
도 48에 나타내는 바와 같이, 층간 절연막(135, 133)을 에칭하고, 제 3 콘택트홀(140)과 제 4 콘택트홀(141)을 형성한다.
도 49에 나타내는 바와 같이, 제 7 레지스트(139)를 제거하고, 제 6 질화막(132)과 게이트 절연막(126)을 에칭하고, 실리사이드(131)와 n형 확산층(115)과 p형 확산층(122)을 노출시키고, 금속을 퇴적하고, 제 1 콘택트(144), 제 2 콘택트(143), 제 3 콘택트(142), 제 4 콘택트(145)를 형성한다.
이상에서와 같이 콘택트를 형성하기 위한 제조 방법을 나타냈다. 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)과 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)에 실리사이드를 형성하지 않기 때문에, 제 1 콘택트와 제 1 기둥 형상 실리콘층(110) 상부의 n형 확산층(115)이 직접 접속되고, 제 2 콘택트와 제 2 기둥 형상 실리콘층(109) 상부의 p형 확산층(122)이 직접 접속되게 된다.
다음으로, 금속 배선층을 형성하기 위한 제조 방법을 나타낸다.
도 50에 나타내는 바와 같이, 금속(146)을 퇴적한다.
도 51에 나타내는 바와 같이, 금속 배선을 형성하기 위한 제 8 레지스트(147, 148, 149, 150)를 형성하고, 금속(146)을 에칭하고, 금속 배선(151, 152, 153, 154)을 형성한다.
도 52에 나타내는 바와 같이, 제 8 레지스트(147, 148, 149, 150)를 제거한다.
이상에서와 같이 금속 배선층을 형성하기 위한 제조 방법을 나타냈다.
상기 제조 방법의 결과를 도 1에 나타낸다.
기판(101) 위에 형성된 제 1 핀 형상 실리콘층(106)과, 기판(101) 위에 형성된 제 2 핀 형상 실리콘층(105)과, 상기 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)은 각각의 단에서 접속하여 폐루프를 형성하고 있고, 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)의 주위에 형성된 제 1 절연막(107)과, 제 1 핀 형상 실리콘층(106) 위에 형성된 제 1 기둥 형상 실리콘층(110)과, 제 2 핀 형상 실리콘층(105) 위에 형성된 제 2 기둥 형상 실리콘층(109)과, 제 1 기둥 형상 실리콘층(110)의 폭은 제 1 핀 형상 실리콘층(106)의 폭과 같고, 제 2 기둥 형상 실리콘층(109)의 폭은 제 2 핀 형상 실리콘층(105)의 폭과 같고, 제 1 핀 형상 실리콘층(106)의 상부와 제 1 기둥 형상 실리콘층(110)의 하부에 형성된 n형 확산층(118)과, 제 1 기둥 형상 실리콘층(110)의 상부에 형성된 n형 확산층(115)과, 제 2 핀 형상 실리콘층(105)의 상부와 제 2 기둥 형상 실리콘층(109)의 하부에 형성된 p형 확산층(125)과, 제 2 기둥 형상 실리콘층(109)의 상부에 형성된 p형 확산층(122)과, 제 1 핀 형상 실리콘층(106)의 상부와 제 2 핀 형상 실리콘층(105)의 상부의 n형 확산층(118)과 p형 확산층(125)의 상부에 형성된 실리사이드(131)와, 제 1 기둥 형상 실리콘층(110)의 주위에 형성된 게이트 절연막(126)과, 게이트 절연막(126)의 주위에 형성된 제 1 금속 게이트 전극(134a)과, 제 2 기둥 형상 실리콘층(109)의 주위에 형성된 게이트 절연막(126)과, 게이트 절연막(126)의 주위에 형성된 제 2 금속 게이트 전극(134b)과, 제 1 금속 게이트 전극(134a)과 제 2 금속 게이트 전극(134b)에 접속된 제 1 핀 형상 실리콘층(106)과 제 2 핀 형상 실리콘층(105)에 직교하는 방향으로 연장되는 금속 게이트 배선(134c)과, 제 1 기둥 형상 실리콘층(110) 상부에 형성된 n형 확산층(115) 위에 형성된 제 1 콘택트(144)와, 제 2 기둥 형상 실리콘층(109) 상부에 형성된 p형 확산층(122) 위에 형성된 제 2 콘택트(143)를 갖고, 제 1 기둥 형상 실리콘층(110) 상부에 형성된 n형 확산층(115)과 제 1 콘택트(144)는 직접 접속하고, 제 2 기둥 형상 실리콘층(109) 상부에 형성된 p형 확산층(122)과 제 2 콘택트(143)는 직접 접속하는 구조가 된다.
이상으로부터, 게이트 배선과 기판 사이의 기생 용량을 저감하고, 게이트 라스트 프로세스를 이용하여 1개의 더미 패턴으로부터 nMOS SGT와 pMOS SGT를 형성하는 CMOS SGT의 제조 방법과 그 결과인 SGT의 구조가 제공될 수 있다.
또, 본 발명은, 본 발명의 광의의 정신과 범위를 일탈하는 일 없이, 다양한 실시형태 및 변형이 가능하게 되는 것이다. 또한, 상술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것이고, 본 발명의 범위를 한정하는 것은 아니다.
또한, 상기에 있어서, p형(p+형을 포함한다)과 n형(n+형을 포함한다)을 각각 반대의 도전형으로 한 것도 본 발명의 기술적 범위에 포함되는 것은, 당업자에게는 자명하다.
101 : 실리콘 기판
102 : 제 2 산화막, 더미 패턴
103 : 제 1 레지스트
104 : 제 1 질화막, 제 1 질화막 사이드월
105 : 제 2 핀 형상 실리콘층
106 : 제 1 핀 형상 실리콘층
107 : 제 1 절연막
108 : 제 2 레지스트
109 : 제 2 기둥 형상 실리콘층
110 : 제 1 기둥 형상 실리콘층
111 : 제 3 산화막
112 : 제 2 질화막
113 : 제 3 레지스트
115 : n형 확산층
116 : n형 확산층
117 : n형 확산층
118 : n형 확산층
119 : 제 4 산화막
120 : 제 3 질화막
121 : 제 4 레지스트
122 : p형 확산층
123 : p형 확산층
124 : p형 확산층
125 : p형 확산층
126 : 게이트 절연막
127 : 폴리실리콘
127a : 제 1 폴리실리콘 게이트 전극
127b : 제 2 폴리실리콘 게이트 전극
127c : 폴리실리콘 게이트 배선
128 : 제 4 질화막
129 : 제 5 레지스트
130 : 제 5 질화막
131 : 실리사이드
132 : 제 6 질화막
133 : 층간 절연막
134 : 금속
134a : 제 1 금속 게이트 전극
134b : 제 2 금속 게이트 전극
134c : 금속 게이트 배선
135 : 층간 절연막
136 : 제 6 레지스트
137 : 제 2 콘택트홀
138 : 제 1 콘택트홀
139 : 제 7 레지스트
140 : 제 3 콘택트홀
141 : 제 4 콘택트홀
142 : 제 3 콘택트
143 : 제 2 콘택트
144 : 제 1 콘택트
145 : 제 4 콘택트
146 : 금속
147 : 제 8 레지스트
148 : 제 8 레지스트
149 : 제 8 레지스트
150 : 제 8 레지스트
151 : 금속 배선
152 : 금속 배선
153 : 금속 배선
154 : 금속 배선

Claims (7)

  1. 기판 위에 제 1 핀 형상 실리콘층(fin-shaped silicon layer)과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층은 각각의 단(end)에서 접속하여 폐루프를 형성하고 있고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층(pillar-shaped silicon layer)을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정-여기서, 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 같고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 같음-과,
    상기 제 1 공정 후, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 n형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 p형 확산층을 형성하는 제 2 공정과,
    상기 제 2 공정 후, 게이트 절연막과 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선을 작성하는 제 3 공정-여기서, 상기 게이트 절연막은 상기 제 1 기둥 형상 실리콘층과 상기 제 2 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극은 게이트 절연막을 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선 형성 후의 폴리실리콘의 상면은, 상기 제 1 기둥 형상 실리콘층 상부의 상기 n형 확산층의 위의 상기 게이트 절연막과 상기 제 2 기둥 형상 실리콘층 상부의 상기 p형 확산층의 위의 상기 게이트 절연막보다 높은 위치임-과,
    상기 제 3 공정 후, 상기 제 1 핀 형상 실리콘층 상부의 상기 n형 확산층 상부와 상기 제 2 핀 형상 실리콘층 상부의 상기 p형 확산층 상부에 실리사이드를 형성하는 제 4 공정과,
    상기 제 4 공정 후, 층간 절연막을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭 후, 금속을 퇴적하고, 제 1 금속 게이트 전극과 제 2 금속 게이트 전극과 금속 게이트 배선을 형성하는 제 5 공정-여기서, 상기 금속 게이트 배선은 상기 제 1 금속 게이트 전극과 제 2 금속 게이트 전극에 접속하고 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장함-과,
    상기 제 5 공정 후, 제 1 콘택트와 제 2 콘택트를 형성하는 제 6 공정-여기서, 상기 제 1 기둥 형상 실리콘층 상부의 상기 n형 확산층과 상기 제 1 콘택트는 직접 접속하고, 상기 제 2 기둥 형상 실리콘층 상부의 상기 p형 확산층과 상기 제 2 콘택트는 직접 접속함-
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 공정에서, 기판 위에 더미 패턴을 형성하기 위해 제 2 산화막을 퇴적하고, 더미 패턴을 형성하기 위한 제 1 레지스트를 형성하고, 상기 제 2 산화막을 에칭하여, 더미 패턴을 형성하고, 상기 제 1 레지스트를 제거하고, 제 1 질화막을 퇴적하고, 상기 제 1 질화막을 에칭하여, 사이드월 형상으로 잔존시켜, 상기 더미 패턴의 주위에 제 1 질화막 사이드월을 형성하고, 상기 더미 패턴을 제거하고, 상기 제 1 질화막 사이드월을 마스크로 하여 상기 실리콘 기판을 에칭하여, 각각의 단에서 접속하여 폐루프가 형성된 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고,
    상기 제 1 질화막 사이드월을 제거하고, 상기 제 1 절연막을 에치백하여, 상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부를 노출시키고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층에 직교하도록 제 2 레지스트를 형성하고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층을 에칭하고,
    상기 제 2 레지스트를 제거하는 것에 의해, 상기 제 1 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 제 1 기둥 형상 실리콘층이 되도록 상기 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 상기 제 2 기둥 형상 실리콘층이 되도록 제 2 기둥 형상 실리콘층을 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 공정 후, 상기 제 2 공정에서, 제 1 공정 후의 구조 전체에,
    제 3 산화막을 퇴적하고, 제 2 질화막을 형성하고, 상기 제 2 질화막을 에칭하여, 사이드월 형상으로 잔존시키고, n형 확산층을 형성하기 위한 제 3 레지스트를 형성하고, 불순물을 주입하여, 제 1 기둥 형상 실리콘층 상부와, 제 1 핀 형상 실리콘층 상부에 n형 확산층을 형성하고, 상기 제 3 레지스트를 제거하고, 상기 제 2 질화막과 상기 제 3 산화막을 제거하고, 열처리를 행하고, 제 4 산화막을 퇴적하고, 제 3 질화막을 형성하고, 상기 제 3 질화막을 에칭하여, 사이드월 형상으로 잔존시키고, p형 확산층을 형성하기 위한 제 4 레지스트를 형성하고, 불순물을 주입하여, 제 2 기둥 형상 실리콘층 상부와, 제 2 핀 형상 실리콘층 상부에 p형 확산층을 형성하고, 상기 제 4 레지스트를 제거하고, 상기 제 4 산화막과 상기 제 3 질화막을 제거하고, 열처리를 행하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 공정 후, 상기 제 3 공정에서, 기둥 형상 실리콘층을 둘러싸도록 게이트 절연막을 형성하고, 폴리실리콘을 퇴적하고, 평탄화 후의 상기 폴리실리콘의 상면이 상기 제 1 기둥 형상 실리콘층 상부의 n형 확산층의 위의 상기 게이트 절연막보다 높고, 상기 제 2 기둥 형상 실리콘층 상부의 p형 확산층의 위의 상기 게이트 절연막보다 높은 위치가 되도록 평탄화를 하고, 제 4 질화막을 퇴적하고, 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 형성하기 위한 제 5 레지스트를 형성하고, 상기 제 4 질화막을 에칭하고, 상기 폴리실리콘을 에칭하여, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 형성하고, 상기 게이트 절연막을 에칭하고, 상기 제 5 레지스트를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 4 공정에서, 상기 제 3 공정 후의 구조 전체에, 제 5 질화막을 퇴적하고, 상기 제 5 질화막을 에칭하여, 사이드월 형상으로 잔존시키고, 금속을 퇴적하여, 실리사이드를 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 상부의 n형 확산층과 p형 확산층의 상부에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 5 공정에서, 상기 제 4 공정 후의 구조 전체에, 제 6 질화막을 퇴적하고, 층간 절연막을 퇴적하고, 화학 기계 연마에 의해 평탄화하고, 화학 기계 연마에 의해 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출시키고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭하고, 금속을 퇴적하여, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선이 있던 부분에 상기 금속을 메우고, 상기 금속을 에칭하여, 제 1 기둥 형상 실리콘층 상부의 n형 확산층 위의 게이트 절연막과, 제 2 기둥 형상 실리콘층 상부의 p형 확산층 위의 게이트 절연막을 노출시켜서, 제 1 금속 게이트 전극, 제 2 금속 게이트 전극, 금속 게이트 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판 위에 형성된 제 1 핀 형상 실리콘층과,
    기판 위에 형성된 제 2 핀 형상 실리콘층-여기서, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층은 각각의 단에서 접속하여 폐루프를 형성함-과,
    상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과,
    상기 제 1 핀 형상 실리콘층 위에 형성된 제 1 기둥 형상 실리콘층과,
    상기 제 2 핀 형상 실리콘층 위에 형성된 제 2 기둥 형상 실리콘층-여기서, 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 같고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 같음-과,
    상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층의 하부에 형성된 n형 확산층과,
    상기 제 1 기둥 형상 실리콘층의 상부에 형성된 n형 확산층과,
    상기 제 2 핀 형상 실리콘층의 상부와 상기 제 2 기둥 형상 실리콘층의 하부에 형성된 p형 확산층과,
    상기 제 2 기둥 형상 실리콘층의 상부에 형성된 p형 확산층과,
    상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부의 n형 확산층과 p형 확산층의 상부에 형성된 실리사이드와,
    상기 제 1 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과,
    상기 게이트 절연막의 주위에 형성된 제 1 금속 게이트 전극과,
    상기 제 2 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과,
    상기 게이트 절연막의 주위에 형성된 제 2 금속 게이트 전극과,
    상기 제 1 금속 게이트 전극과 상기 제 2 금속 게이트 전극에 접속된 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장되는 금속 게이트 배선과,
    상기 제 1 기둥 형상 실리콘층 상부에 형성된 n형 확산층 위에 형성된 제 1 콘택트와,
    상기 제 2 기둥 형상 실리콘층 상부에 형성된 p형 확산층 위에 형성된 제 2 콘택트
    를 갖고,
    상기 제 1 기둥 형상 실리콘층 상부에 형성된 n형 확산층과 상기 제 1 콘택트는 직접 접속하고, 상기 제 2 기둥 형상 실리콘층 상부에 형성된 p형 확산층과 상기 제 2 콘택트는 직접 접속하는
    것을 특징으로 하는 반도체 장치.
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