TW201327783A - 半導體裝置之製造方法及半導體裝置 - Google Patents
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Abstract
本發明之課題為提供一種CMOS SGT的製造方法及屬於其結果之SGT的構造，係屬於閘極後製製程，且從一個虛置圖案形成nMOS SGT及pMOS SGT。本發明係以具有下述步驟來解決上述課題：在基板上形成第一及第二鰭狀矽層，且在前述第一及第二鰭狀矽層的周圍形成第一絕緣膜，並在前述第一及第二鰭狀矽層的上部形成第一及第二柱狀矽層之步驟；將雜質注入前述第一柱狀矽層上部、前述第一鰭狀矽層上部及前述第一柱狀矽層下部而形成n型擴散層之步驟；將雜質注入前述第二柱狀矽層上部、前述第二鰭狀矽層上部及前述第二柱狀矽層下部而形成p型擴散層之步驟；製作閘極絕緣膜與第一及第二多晶矽閘極電極之步驟；於前述第一及前述第二鰭狀矽層上部的前述擴散層上部形成矽化物之步驟；以及堆積層間絕緣層，且將前述第一及第二多晶矽閘極電極予以露出，並在對前述第一及前述第二多晶矽閘極電極進行蝕刻後，堆積金屬而形成第一及第二金屬閘極電極之步驟。
Description
本發明係關於一種半導體裝置的製造方法及半導體裝置。
半導體積體電路，其中尤其使用MOS電晶體(transistor)之積體電路係逐漸邁向高積體化。伴隨著該高積體化，其中所使用之MOS電晶體係細微化至進入奈米(nano)領域。隨著MOS電晶體細微化之進行，洩漏電流(leakage current)的抑制變得困難，且有因確保必須電流量的要求而難以使電路的佔有面積縮小之問題。為了解決如此之問題，係提案有對於基板將源極(source)、閘極(gate)、汲極(drain)朝垂直方向配置，且閘極圍繞柱狀半導體層之構造的Surrounding Gate Transistor(圍繞閘極電晶體，SGT)(例如專利文獻1、專利文獻2、專利文獻3)
藉由將金屬(metal)而非多晶矽(polysilicon)用於閘極電極，係可抑制空乏化，且可使閘極電極低電阻化。然而，必須使在形成金屬閘極後之後工序為恆常考量金屬閘極所造成的金屬汙染之製造工序。
再者，在以往的MOS電晶體中，為了使金屬閘極製程(proccess)及高溫製程皆可達成，在高溫製程後製作金屬閘極之金屬閘極後製程係用於實際的製品上(非專利文獻1)。使用多晶矽製作閘極，之後，在堆積層間絕緣膜後，藉由化學機械研磨使多晶矽閘極露出，並在對多晶矽進行
蝕刻(etching)後，堆積金屬。因此，為了在SGT中亦可同時達成金屬閘極製程及高溫製程，必須使用在高溫製程後製作金屬閘極之金屬閘極後製程。在SGT中，由於柱狀矽層係位於比閘極更高之位置，故為了使用金屬閘極後製程係需要多一層功夫。
再者，為了減低閘極配線與基板間的寄生電容，在以往的MOS電晶體中係使用第一絕緣膜。例如，在FINFET(鰭式場效電晶體)(非專利文獻2)中，係在一個鰭(fin)狀半導體層的周圍形成第一絕緣膜，並對第一絕緣膜進行蝕刻使鰭狀半導體層露出，而減低閘極配線與基板間的寄生電容。因此，為了在SGT中亦可減低閘極配線與基板間的寄生電容，必須使用第一絕緣膜。在SGT中，由於除了鰭狀半導體層以外亦有柱狀半導體，故為了形成柱狀半導體係需要多一層功夫。
另一方面，習知有一種從一個虛置圖案(dummy pattern)形成二個電晶體之FINFET(例如專利文獻4)。在虛置圖案的周圍形成側壁，並以該側壁作為遮罩對基板進行蝕刻，藉此形成鰭，而從一個虛置圖案形成二個電晶體。
由於屬於二個電晶體，故可使一個為nMOS電晶體，而另一個為pMOS電晶體。
專利文獻1：日本特開平2-71556號公報
專利文獻2：日本特開平2-188966號公報
專利文獻3：日本特開平3-145761號公報
專利文獻4：日本特開平2011-71235號公報
非專利文獻1：IEDM2007 K. Mistry et. al, pp 247-250
非專利文獻2：IEDM2010 CC. Wu，et. al, 27. 1. 1-27. 1. 4.
因此，本發明之目的在於提供一種CMOS SGT的製造方法及屬於該結果之SGT的構造，係減低閘極配線與基板間的寄生電容，且屬於閘極後製程，並從一個虛置圖案形成nMOS SGT及pMOS SGT。
本發明之半導體裝置的製造方法係包括：第一步驟，係於基板上形成第一鰭狀矽層及第二鰭狀矽層，且前述第一鰭狀矽層及第二鰭狀矽層係在各者的端部連接而形成閉迴路(loop)，並在前述第一鰭狀矽層及第二鰭狀矽層的周圍形成第一絕緣膜，而在前述第一鰭狀矽層的上部形成第一柱狀矽層，在前述第二鰭狀矽層的上部形成第二柱狀矽層，其中，前述第一柱狀矽層的寬係與前述第一鰭狀矽層的寬相同，前述第二柱狀矽層的寬係與前述第二鰭狀矽層的寬相同；第二步驟，係在前述第一步驟之後，將雜質注入前述第一柱狀矽層上部、前述第一鰭狀矽層上部及前述第一柱狀矽層下部而形成n型擴散層，並將雜質注入前述
第二柱狀矽層上部、前述第二鰭狀矽層上部及前述第二柱狀矽層下部而形成p型擴散層；第三步驟，係在前述第二步驟之後，製作閘極絕緣膜、第一多晶矽閘極電極、第二多晶矽閘極電極、及多晶矽閘極配線，其中，前述閘極絕緣膜係覆蓋前述第一柱狀矽層及前述第二柱狀矽層的周圍及上部，且前述第一多晶矽閘極電極及前述第二多晶矽閘極電極係覆蓋閘極絕緣膜，而前述第一多晶矽閘極電極、前述第二多晶矽閘極電極及前述多晶矽閘極配線形成之後的多晶矽的上表面，係位於比前述第一柱狀矽層上部的前述n型擴散層上的前述閘極絕緣膜、及前述第二柱狀矽層上部的前述p型擴散層上的前述閘極絕緣膜更高之位置；第四步驟，係在前述第三步驟之後，將矽化物(silicide)形成於前述第一鰭狀矽層上部的前述n型擴散層上部、及前述第二鰭狀矽層上部的前述p型擴散層上部；第五步驟，在前述第四步驟之後堆積層間絕緣膜，且在露出前述第一多晶矽閘極電極、前述第二多晶矽閘極電極、及前述多晶矽閘極配線，並對前述第一多晶矽閘極電極、前述第二多晶矽閘極電極、及前述多晶矽閘極配線進行蝕刻後，進行金屬堆積，而形成第一金屬閘極電極、第二金屬閘極電極、及金屬閘極配線，其中，該金屬配線係朝與連接於前述第一金屬閘極電極及第二金屬閘極電極之前述第一鰭狀矽層及第二鰭狀矽層正交的方向延伸；以及第六步驟，係在前述第五步驟之後，形成第一接點(contact)及第二接點，其中，前述第一柱狀矽層上部的前述n型擴散層係與
前述第一接點直接連接，而前述第二柱狀矽層上部的前述p型擴散層係與前述第二接點直接連接。
再者，前述第1步驟係為了在基板上形成虛置圖案而堆積第二氧化膜，形成用以形成虛置圖案之第一阻劑(resist)，對前述第二氧化膜進行蝕刻而形成虛置圖案，去除前述第一阻劑，堆積第一氮化膜並對前述第一氮化膜進行蝕刻，使其殘留成側壁(side wall)狀，而在前述虛置圖案的周圍形成第一氮化膜側壁，去除前述虛置圖案而以前述第一氮化膜側壁作為遮罩對前述矽基板進行蝕刻，而形成在各者的端部連接並形成閉迴路之第一鰭狀矽層及第二鰭狀矽層，在前述第一鰭狀矽層及第二鰭狀矽層的周圍形成第一絕緣膜；去除前述第一氮化膜側壁，對前述第一絕緣膜進行反蝕(etch back)，而露出前述第一鰭狀矽層的上部及前述第二鰭狀矽層的上部，並以與前述第一鰭狀矽層及前述第二鰭狀矽層正交之方式形成第二阻劑，對前述第一鰭狀矽層及前述第二鰭狀矽層進行蝕刻；藉由去除前述第二阻劑，而以前述第一鰭狀矽層與前述第二阻劑正交之部分成為第一柱狀矽層之方式形成前述第一柱狀矽層，及以前述第二鰭狀矽層與前述第二阻劑正交之部分成為前述第二柱狀矽層之方式形成第二柱狀矽層。
再者，前述第一步驟之後之前述第二步驟係對第一步驟後之構造整體堆積第三氧化膜，並形成第二氮化膜，對前述第二氮化膜進行蝕刻而使其殘留為側壁狀，形成用以形成n型擴散層之第三阻劑，且注入雜質而在第一柱狀矽
層上部及第一鰭狀矽層上部形成n型擴散層，去除前述第三阻劑，並去除前述第二氮化膜及前述第三氧化膜，進行熱處理而堆積第四氧化膜，並形成第三氮化膜，且對前述第三氮化膜進行蝕刻而使其殘留成側壁狀，形成用以形成p型擴散層之第四阻劑，且注入雜質而在第二柱狀矽層上部及第二鰭狀矽層上部形成p型擴散層，且去除前述第四阻劑，去除前述第四氧化膜及前述第三氮化膜，並進行熱處理。
再者，前述第二步驟之後之前述第三步驟係以圍繞柱狀矽層之方式形成閘極絕緣膜，且堆積多晶矽，並以平坦化後之前述多晶矽的上表面位於比前述第一柱狀矽層上部的n型擴散層上的前述閘極絕緣膜更高，且比前述第二柱狀矽層上部的p型擴散層上的前述閘極絕緣膜更高的位置之方式進行平坦化，並堆積第四氮化膜，形成用以形成第一多晶矽閘極電極、第二多晶矽閘極電極及多晶矽閘極配線之第五阻劑，且對前述第四氮化膜進行蝕刻，對前述多晶矽進行蝕刻，而形成前述第一多晶矽閘極電極、前述第二多晶矽閘極電極、及前述多晶矽閘極配線，並對前述閘極絕緣膜進行蝕刻，去除前述第五阻劑。
前述第四步驟係對前述第三步驟之後的構造整體堆積第五氮化膜，且對前述第五氮化膜進行蝕刻而使其殘留成側壁狀，並堆積金屬，而在第一鰭狀矽層及第二鰭狀矽層的上部的n型擴散層及p型擴散層的上部形成矽化物。
再者，前述第五步驟係對前述第四步驟之後的構造整
體堆積第六氮化膜，並堆積層間絕緣膜，藉由化學機械研磨進行平坦化，並藉由化學機械研磨露出第一多晶矽閘極電極、第二多晶矽閘極電極及多晶矽閘極配線，對前述第一多晶矽閘極電極、前述第二多晶矽閘極電極及前述多晶矽閘極配線進行蝕刻，並堆積金屬，且將前述金屬埋入原本存在有前述第一多晶矽閘極電極、前述第二多晶矽閘極電極及前述多晶矽閘極配線之部分，對前述金屬進行蝕刻，而露出第一柱狀矽層上部的n型擴散層上的閘極絕緣膜及第二柱狀矽層上部的p型擴散層上的閘極絕緣膜，而形成第一金屬閘極電極、第二金屬閘極電極、及金屬閘極配線。
再者，本發明之半導體裝置係包括：第一鰭狀矽層，係形成於基板上；第二鰭狀矽層，係形成於基板上；其中，前述第一鰭狀矽層及前述第二鰭狀矽層係在各者的端部連接而形成閉迴路；第一絕緣膜，係形成於前述第一鰭狀矽層及前述第二鰭狀矽層之周圍；第一柱狀矽層，係形成於前述第一鰭狀矽層上；第二柱狀矽層，係形成於前述第二鰭狀矽層上；其中，前述第一柱狀矽層的寬係與前述第一鰭狀矽層的寬相同，前述第二柱狀矽層的寬係與前述第二鰭狀矽層的寬相同；形成於前述第一鰭狀矽層上部及前述第一柱狀矽層的下部之n型擴散層；形成於前述第一柱狀矽層的上部之n型擴散層；形成於前述第二鰭狀矽層的上部及前述第二柱狀矽層的下部之p型擴散層；形成於前述第二柱狀矽層的上部之p型擴散層；形成於前述第一鰭狀矽層的上部及前述第二鰭狀矽層的上部之n型擴散層及p
型擴散層的上部之矽化物；形成於前述第一柱狀矽層的周圍之閘極絕緣膜；第一金屬閘極電極，係形成於前述閘極絕緣膜的周圍；形成於前述第二柱狀矽層的周圍之閘極絕緣膜；第二金屬閘極電極，係形成於前述閘極絕緣膜的周圍；朝與連接於前述第一金屬閘極電極及前述第二金屬閘極電極之前述第一鰭狀矽層及前述第二鰭狀矽層正交之方向延伸之金屬閘極配線；第一接點，係形成於形成在前述第一柱狀矽層上部之n型擴散層上；以及第二接點，係形成於形成在前述第二柱狀矽層上部之p型擴散層上；形成於前述第一柱狀矽層上部之n型擴散層與前述第一接點係直接連接，而形成於前述第二柱狀矽層上部之p型擴散層與前述第二接點係直接連接。
依據本發明，可提供一種CMOS SGT的製造方法及屬於該結果之SGT的構造，係減低閘極配線與基板間之寄生電容，且屬於閘極後製製程，並從一個虛置圖案形成nMOS SGT及pMOS SGT。由於係依據在虛置圖案周圍形成側壁，並將該側壁作為遮罩對基板進行蝕刻，藉此形成鰭，而從一個虛置圖案形成二個電晶體之所謂以往的FINFET的製造方法，故可從一個虛置圖案容易地形成二個SGT。
由於係二個SGT，而使一個為nMOS SGT，另一個為pMOS SGT，故可從一個虛置圖案製作一個CMOS SGT，因此可提供高積體性之CMOS SGT。
除此之外，以往雖於柱狀矽層上部形成矽化物，惟由
於多晶矽的堆積溫度係比用以形成矽化物之溫度更高，故矽化物必須在多晶矽閘極形成之後形成，因此若欲在矽柱上部形成矽化物，則有在多晶矽閘極形成後，在多晶矽閘極電極的上部開孔，並在開出的孔的側壁形成絕緣膜的側壁之後形成矽化物，而將絕緣膜埋入開出的孔之製造步驟數增加之缺點，因此，由於可使用藉由在多晶矽閘極電極及多晶矽閘極配線形成前形成擴散層，並以多晶矽閘極電極覆蓋柱狀矽層，且僅在鰭狀矽層上部形成矽化物，而藉由多晶矽製作閘極，之後，在堆積層間絕緣膜後，藉由化學機械研磨將多晶矽閘極予以露出，在對多晶矽閘極進行蝕刻後堆積金屬之以往的金屬閘極後製之製造方法，故可容易地形成金屬閘極CMOS SGT。
以下參照第2圖至第52圖說明用以形成本發明實施形態之SGT的構造之製造步驟。
顯示於基板上形成第一鰭狀矽層及第二鰭狀矽層，且於前述第一鰭狀矽層及第二鰭狀矽層的周圍形成第一絕緣膜，並於前述第一鰭狀矽層的上部形成第一柱狀矽層，於前述第二鰭狀矽層的上部形成第二柱狀矽層之製造方法。
如第2圖所示，為了於矽基板101上形成虛置圖案而堆積第二氧化膜102。亦可為氮化膜、或氧化膜與多晶矽之積層膜。
如第3圖所示，形成用以形成虛置圖案之第一阻劑103。
如第4圖所示，對第二氧化膜102進行蝕刻，形成虛置圖案102。
如第5圖所示，去除第一阻劑103。
如第6圖所示，堆積第一氮化膜104
如第7圖所示，對第一氮化膜104進行蝕刻，且使其殘留成側壁狀。第一氮化膜側壁104係形成於虛置圖案102的周圍。藉由使用該形成出之第一氮化膜側壁104對矽進行蝕刻，而形成在各者的端部連接而形成有閉迴路之第一鰭狀矽層106及第二鰭狀矽層105。
如第8圖所示，去除虛置圖案102。
如第9圖所示，將第一氮化膜側壁104作為遮罩而對矽基板101進行蝕刻，而形成在各者的端部連接而形成有閉迴路之第一鰭狀矽層106及第二鰭狀矽層105。
如第10圖所示，於前述第1鰭狀矽層106及前述第2鰭狀矽層105的周圍形成第一絕緣膜107。亦可使用由高密度電漿(plasma)所產生之氧化膜或低壓化學氣相堆積所產生之氧化膜作為第一絕緣膜。
如第11圖所示，去除第一氮化膜側壁104。若在矽蝕刻中或氧化膜堆積中已去除第一氮化膜側壁104之情形，則無需此步驟。
如第12圖所示，對第一絕緣膜107進行反蝕，而露出第一鰭狀矽層106的上部及第二鰭狀矽層105的上部。
如第13圖所示，以正交於第一鰭狀矽層106及第二鰭狀矽層105之方式形成第二阻劑108。第一鰭狀矽層106
及第二鰭狀矽層105與阻劑108正交之部分係成為柱狀矽層之部分。由於可使用線(line)狀之阻劑，故圖形化後阻劑倒下之可能性較低，而成為穩定的製程。
如第14圖所示，對第一鰭狀矽層106及第二鰭狀矽層105進行蝕刻。第一鰭狀矽層106與第二阻劑108正交之部分成為第一柱狀矽層110。第二鰭狀矽層105與第二阻劑108正交之部分成為第二柱狀矽層109。因此，第一柱狀矽層110的寬係成為與第一鰭狀矽層106的寬相同。第二柱狀矽層109的寬係成為與第二鰭狀矽層105的寬相同。
第一鰭狀矽層106的上部係形成有第一柱狀矽層110，而第二鰭狀矽層105的上部係形成有第二柱狀矽層109，而成為於第一鰭狀矽層106、第二鰭狀矽層105的周圍形成有第一絕緣膜107之構造。
如第15圖所示，去除第二阻劑108。
接著，顯示為了作成閘極後製，而在第一柱狀矽層110上部、第一鰭狀矽層106上部及第一柱狀矽層110下部注入雜質而形成n型擴散層，在第二柱狀矽層109上部、第二鰭狀矽層105上部及第二柱狀矽層109下部注入雜質而形成p型擴散層之製造方法。
如第16圖所示，堆積第三氧化膜111，而形成第二氮化膜112。之後，由於要在柱狀矽層上部成為由閘極絕緣膜及多晶矽閘極電極所覆蓋，故在覆蓋前於柱狀矽層上部形成擴散層。
如第17圖所示，對第二氮化膜112進行蝕刻，而使其殘留成側壁狀。
如第18圖所示，為了將雜質注入於第一柱狀矽層110上部、第一鰭狀矽層106上部及第一柱狀矽層110下部而形成n型擴散層，係形成第三阻劑113。
如第19圖所示，注入砷或磷等雜質，而在第一柱狀矽層110上部形成n型擴散層115，在第一鰭狀矽層106上部形成n型擴散層116、117。
如第20圖所示，去除第三阻劑113。
如第21圖所示，去除第二氮化膜112及第三氧化膜111。
如第22圖所示進行熱處理。第一鰭狀矽層106上部的n型擴散層116、117係接觸而形成n型擴散層118。
如第23圖所示，堆積第四氧化膜119而形成第三氮化膜120。之後，由於柱狀矽層上部係由閘極絕緣膜及多晶矽閘極電極所覆蓋，故在覆蓋之前係在柱狀矽層上部形成擴散層。
如第24圖所示，對第三氮化膜120進行蝕刻，而使其殘留成側壁狀。
如第25圖所示，為了將雜質注入於第二柱狀矽層109上部、第二鰭狀矽層105上部及第二柱狀矽層109下部而形成p型擴散層，係形成第四阻劑121。
如第26圖所示，注入硼(boron)等雜質，而在第二柱狀矽層109上部形成p型擴散層122，在第二鰭狀矽層105
上部形成p型擴散層123、124。
如第27圖所示，去除第四阻劑121。
如第28圖所示，去除第三氮化膜120及第四氧化膜119。
如第29圖所示進行熱處理。第二鰭狀矽層105上部的p型擴散層123、124係接觸而形成p型擴散層125。
為了以上述之方式而作成閘極後製，係將雜質注入於第一柱狀矽層110上部、第一鰭狀矽層106上部及第一柱狀矽層110下部而形成n型擴散層115、118，將雜質注入於第二柱狀矽層109上部、第二鰭狀矽層105上部及第二柱狀矽層109下部而形成p型擴散層122、125。
由於藉由上述方式係可使一個為nMOS SGT，而另一個為pMOS SGT，故可從一個虛置圖案產生一個CMOS SGT。
再者，若將虛置圖案的線寬設為最小加工大小F，則由於第一柱狀矽層110及第二柱狀矽層109之間成為最小加工大小F，故可將用以進行雜質導入之阻劑遮遮罩的校正(alignment)餘裕設為F/2，而可容易地進行pMOS及nMOS之元件分離。
接著，顯示為了作成閘極後製，而以多晶矽製作第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c。由於為了作為閘極後製係在堆積層間絕緣膜後，藉由化學機械研磨而露出多晶矽閘極電極及多晶矽閘極配線，故必須使柱狀矽層上部不會由於化學機械研磨而露出。
如第30圖所示形成閘極絕緣膜126，且堆積多晶矽127並進行平坦化。平坦化後之多晶矽127的上表面係作成位於比第一柱狀矽層110上部的n型擴散層115之上的閘極絕緣膜126更高，且比第二柱狀矽層109上部的p型擴散層122上的閘極絕緣膜126更高之位置。藉此，在為了作成閘極後製而堆積層間絕緣膜後，藉由化學機械研磨而露出多晶矽閘極電極及多晶矽閘極配線時，係使柱狀矽層上部不會因化學機械研磨而露出。
再者，堆積第四氮化膜128。該第四氮化膜128係在將矽化物形成於第一鰭狀矽層106上部及第二鰭狀矽層105上部時，用以阻礙在第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c上部形成矽化物之膜。
如第31圖所示，形成用以形成第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c之第五阻劑129。對於第一鰭狀矽層106及第二鰭狀矽層105成為閘極配線之部分係以正交為佳。此係為了減低閘極配線與基板間的寄生電容。
如第32圖所示，對第四氮化膜128進行蝕刻，且對多晶矽127進行蝕刻，而形成第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c。
如第33圖所示，對閘極絕緣膜126進行蝕刻。
如第34圖所示，去除第五阻劑129。
以上述方式顯示了為了作成閘極後製，而以多晶矽形
成第一多晶矽閘極電極127a、第二多晶矽閘極電極127及多晶矽閘極配線127c之製造方法。形成第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c後之多晶矽的上表面係位於比第一柱狀矽層110上部的n型擴散層115上之閘極絕緣膜126更高，且比第二柱狀矽層109上部的p型擴散層122上的閘極絕緣膜126更高之位置。
接著，顯示於第一鰭狀矽層106上部的n型擴散層118上部及第二鰭狀矽層105上部的p型擴散層125上部形成矽化物之製造方法。
在第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c上部、第一柱狀矽層110上部的n型擴散層115、以及第二柱狀矽層109上部的p型擴散層122係以不形成矽化物為特徵。若欲在第一柱狀矽層110上部的n型擴散層115及第二柱狀矽層109上部的p型擴散層122形成矽化物，則會增大製造步驟。
如第35圖所示，堆積第五氮化膜130。
如第36圖所示，對第五氮化膜130進行蝕刻，而使其殘留成側壁狀。
如第37圖所示，堆積鎳(nickel)、鈷(cobalt)之金屬，並將矽化物131形成於第一鰭狀矽層106及第二鰭狀矽層105的上部的n型擴散層118及p型擴散層125的上部。此時，由於第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c係由第五氮化膜130、
第四氮化膜128所覆蓋，且第一柱狀矽層110上的n型擴散層115及第二柱狀矽層109上的p型擴散層122係由閘極絕緣膜126、第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c所覆蓋，故不會形成矽化物。
以上述方式顯示了將矽化物形成於第一鰭狀矽層106上部的n型擴散層118上部、及第二鰭狀矽層105上部的p型擴散層125上部之製造方法。
接著，顯示堆積層間絕緣膜133，且露出第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c，並在對第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c進行蝕刻後，堆積金屬134，而形成第一金屬閘極電極134a、第二金屬閘極電極134b及金屬閘極配線134c之閘極後製的製造方法。
如第38圖所示，為了保護矽化物131，矽堆積第六氮化膜132。
如第39圖所示，堆積層間絕緣膜133，並以化學機械研磨進行平坦化。
如第40圖所示，以化學機械研磨而將第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c予以露出。
如第41圖所示，對第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c進行蝕刻。以濕式蝕刻(wet etching)為佳。
如第42圖所示，堆積金屬134並進行平坦化，而將金屬134埋入第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c原本所在之部分。以使用原子層堆積為佳。
如第43圖所示，對金屬134進行蝕刻，而將第一柱狀矽層110上部的n型擴散層115上的閘極絕緣層126、第二柱狀矽層109上部的p型擴散層122上的閘極絕緣膜126予以露出。形成第一金屬閘極電極134a、第二金屬閘極電極134b、金屬閘極配線134c。
顯示了堆積層間絕緣膜133，且露出第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c，並在對第一多晶矽閘極電極127a、第二多晶矽閘極電極127b及多晶矽閘極配線127c進行蝕刻後，堆積金屬134，而形成第一金屬閘極電極134a、第二金屬閘極電極134b及金屬閘極配線134c之閘極後製的製造方法。
接著，顯示用以形成接點的製造方法。由於不將矽化物形成於第一柱狀矽層110上部的n型擴散層115及第二柱狀矽層109上部的p型擴散層122，故第一接點與第一柱狀矽層110上部的n型擴散層115係直接連接，且第二接點與第二柱狀矽層109上部的p型擴散層122係直接連接。
如第44圖所示，堆積層間絕緣膜135並進行平坦化。
如第45圖所示，形成用以在第一柱狀矽層110上部形成第一接點孔138，及用以在第二柱狀矽層109上部形
成第二接點孔137之第六阻劑136。並且，對層間絕緣膜135進行蝕刻，而形成第一接點孔138、第二接點孔137。
如第46圖所示，去除第六阻劑136。
如第47圖所示，在金屬閘極配線134c上，形成用以在第一鰭狀矽層106及第二鰭狀矽層105上形成第三接點孔140及第四接點孔141之第七阻劑139。
如第48圖所示，對層間絕緣膜135、133進行蝕刻，而形成第三接觸孔140及第四接觸孔141。
如第49圖所示，去除第七阻劑139，並對第六氮化膜132及閘極絕緣膜126進行蝕刻，而露出矽化物131、n型擴散層115及p型擴散層122，並堆積金屬而形成第一接點144、第二接點143、第三接點142、第四接點145。
以上述方式顯示了用以形成接點之製造方法。由於不將矽化物形成於第一柱狀矽層110上部的n型擴散層115及第二柱狀矽層109上部的p型擴散層122，故第一接點與第一柱狀矽層110上部的n型擴散層115係直接連接，且第二接點與第二柱狀矽層109上部的p型擴散層122係直接連接。
接著，顯示用以形成金屬配線層之製造方法。
如第50圖所示，堆積金屬146。
如第51圖所示，形成用以形成金屬配線之第八阻劑147、148、149、150，並對金屬146進行蝕刻，而形成金屬配線151、152、153、154。
如第52圖所示，去除第八阻劑147、148、149、150。
以上述方式顯示了用以形成金屬配線層之製造方法。
上述製造方式之結果係如第1圖所示。
茲形成下述構造：第一鰭狀矽層106，係形成於基板101上；第二鰭狀矽層105，係形成於基板101上；其中，前述第一鰭狀矽層106及第二鰭狀矽層105係在各者的端部連接而形成閉迴路；第一絕緣膜107，係形成於第一鰭狀矽層106及第二鰭狀矽層105之周圍；第一柱狀矽層110，係形成於第一鰭狀矽層106上；第二柱狀矽層109，係形成於第二鰭狀矽層105上；其中，第一柱狀矽層110的寬係與第一鰭狀矽層106的寬相同，第二柱狀矽層109的寬係與第二鰭狀矽層105的寬相同；形成於第一鰭狀矽層106上部及第一柱狀矽層110的下部之n型擴散層118；形成於第一柱狀矽層110的上部之n型擴散層115；形成於第二鰭狀矽層105上部及第二柱狀矽層109的下部之p型擴散層125；形成於第二柱狀矽層109的上部之p型擴散層122；形成於第一鰭狀矽層106的上部及第二鰭狀矽層105的上部之n型擴散層118及p型擴散層125的上部之矽化物131；形成於第一柱狀矽層110的周圍之閘極絕緣膜126；第一金屬閘極電極134a，係形成於閘極絕緣膜126的周圍；形成於第二柱狀矽層109的周圍之閘極絕緣膜126；第二金屬閘極電極134b，係形成於閘極絕緣膜126的周圍；朝與連接於第一金屬閘極電極134a及第二金屬閘極電極134b之第一鰭狀矽層106及第二鰭狀矽層105正交之方向延伸之金屬閘極配線134c；第一接點144，係形成
於形成在第一柱狀矽層110上部之n型擴散層115上；以及第二接點143，係形成於形成在第二柱狀矽層109上部之p型擴散層122上；其中，形成於第一柱狀矽層110上部之n型擴散層115與第一接點144係直接連接，而形成於第二柱狀矽層109上部之p型擴散層122與第二接點143係直接連接。
依據上述，可提供一種CMOS SGT的製造方法及屬於其結果之SGT的構造，係可減低閘極配線與基板間的寄生電容，且屬於閘極後製製程，並從一個虛置圖案形成nMOS SGT及pMOS SGT。
並且，本發明係在不脫離本發明廣義的精神及範圍之情形下，可有各種實施形態及變形。再者，上述實施形態係用以說明本發明的一種實施例者，而並非限定本發明的範圍者。
再者，於上述中，分別將p型(包含p+型)及n型(包含n+型)設為相反之導電型者亦包含於本發明之技術範圍，此對於所屬領域中具有通常知識者係不言可喻。
101‧‧‧矽基板
102‧‧‧第二氧化膜、虛置圖案
103‧‧‧第一阻劑
104‧‧‧第一氮化膜、第一氮化膜側壁
105‧‧‧第二鰭狀矽層
106‧‧‧第一鰭狀矽層
107‧‧‧第一絕緣膜
108‧‧‧第二阻劑
109‧‧‧第二柱狀矽層
110‧‧‧第一柱狀矽層
111‧‧‧第三氧化膜
112‧‧‧第二氮化膜
113‧‧‧第三阻劑
115、116、117、118‧‧‧n型擴散層
119‧‧‧第四氧化膜
120‧‧‧第三氮化膜
121‧‧‧第四阻劑
122、123、124、125‧‧‧p型擴散層
126‧‧‧閘極絕緣膜
127‧‧‧多晶矽
127a‧‧‧第一多晶矽閘極電極
127b‧‧‧第二多晶矽閘極電極
127c‧‧‧多晶矽閘極配線
128‧‧‧第四氮化膜
129‧‧‧第五阻劑
130‧‧‧第五氮化膜
131‧‧‧矽化物
132‧‧‧第六氮化膜
133‧‧‧層間絕緣膜
134、146‧‧‧金屬
134a‧‧‧第一金屬閘極電極
134b‧‧‧第二金屬閘極電極
134c‧‧‧金屬閘極配線
135‧‧‧層間絕緣膜
136‧‧‧第六阻劑
137‧‧‧第二接點孔
138‧‧‧第一接點孔
139‧‧‧第七阻劑
140‧‧‧第三接點孔
141‧‧‧第四接點孔
142‧‧‧第三接點
143‧‧‧第二接點
144‧‧‧第一接點
145‧‧‧第四接點
147、148、149、150‧‧‧第八阻劑
151、152、153、154‧‧‧金屬配線
第1圖(a)係為本發明之半導體裝置之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第2圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第3圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第4圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第5圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第6圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第7圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第8圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第9圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第10圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第11圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第12圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第13圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第14圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第15圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第16圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第17圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第18圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第19圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第20圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第21圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第22圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第23圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第24圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第25圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第26圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第27圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第28圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第29圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第30圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第31圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第32圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第33圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第34圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第35圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第36圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第37圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第38圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第39圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第40圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第41圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第42圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第43圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第44圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第45圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第46圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第47圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第48圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第49圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第50圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第51圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
第52圖(a)係為本發明之半導體裝置的製造方法之平面圖。(b)係於(a)的X-X’線之剖面圖。(c)係於(a)的Y-Y’線之剖面圖。
101‧‧‧矽基板
105‧‧‧第二鰭狀矽層
106‧‧‧第一鰭狀矽層
107‧‧‧第一絕緣膜
109‧‧‧第二柱狀矽層
110‧‧‧第一柱狀矽層
115、118‧‧‧n型擴散層
122、125‧‧‧p型擴散層
126‧‧‧閘極絕緣膜
130‧‧‧第五氮化膜
131‧‧‧矽化物
132‧‧‧第六氮化膜
133‧‧‧層間絕緣膜
134‧‧‧金屬
134a‧‧‧第一金屬閘極電極
134b‧‧‧第二金屬閘極電極
134c‧‧‧金屬閘極配線
135‧‧‧層間絕緣膜
142‧‧‧第三接點
143‧‧‧第二接點
144‧‧‧第一接點
145‧‧‧第四接點
151、152、153、154‧‧‧金屬配線
Claims (7)
- 一種半導體裝置之製造方法，係包括：第一步驟，係於基板上形成第一鰭狀矽層及第二鰭狀矽層，且前述第一鰭狀矽層及第二鰭狀矽層係在各者的端部連接而形成閉迴路，並在前述第一鰭狀矽層及第二鰭狀矽層的周圍形成第一絕緣膜，而在前述第一鰭狀矽層的上部形成第一柱狀矽層，在前述第二鰭狀矽層的上部形成第二柱狀矽層，其中，前述第一柱狀矽層的寬係與前述第一鰭狀矽層的寬相同，前述第二柱狀矽層的寬係與前述第二鰭狀矽層的寬相同；第二步驟，係在前述第一步驟之後，將雜質注入前述第一柱狀矽層上部、前述第一鰭狀矽層上部及前述第一柱狀矽層下部而形成n型擴散層，並將雜質注入前述第二柱狀矽層上部、前述第二鰭狀矽層上部及前述第二柱狀矽層下部而形成p型擴散層；第三步驟，係在前述第二步驟之後，製作閘極絕緣膜、第一多晶矽閘極電極、第二多晶矽閘極電極、及多晶矽閘極配線，其中，前述閘極絕緣膜係覆蓋前述第一柱狀矽層及前述第二柱狀矽層的周圍及上部，且前述第一多晶矽閘極電極及前述第二多晶矽閘極電極係覆蓋閘極絕緣膜，而前述第一多晶矽閘極電極、前述第二多晶矽閘極電極及前述多晶矽閘極配線形成之後的多晶矽的上表面，係位於比前述第一柱狀矽層上部的前述n型擴散層上的前述閘極絕緣膜、及前述第二柱狀矽層上 部的前述p型擴散層上的前述閘極絕緣膜更高之位置；第四步驟，在前述第三步驟之後，將矽化物形成於前述第一鰭狀矽層上部的前述n型擴散層上部、及前述第二鰭狀矽層上部的前述p型擴散層上部；第五步驟，在前述第四步驟之後堆積層間絕緣膜，且在露出前述第一多晶矽閘極電極、前述第二多晶矽閘極電極、及前述多晶矽閘極配線，並對前述第一多晶矽閘極電極、前述第二多晶矽閘極電極、及前述多晶矽閘極配線進行蝕刻後，進行金屬堆積，而形成第一金屬閘極電極、第二金屬閘極電極、及金屬閘極配線，其中，該金屬閘極配線係朝與連接於前述第一金屬閘極電極及第二金屬閘極電極之前述第一鰭狀矽層及第二鰭狀矽層正交的方向延伸；以及第六步驟，在前述第五步驟之後，形成第一接點及第二接點，其中，前述第一柱狀矽層上部的前述n型擴散層係與前述第一接點直接連接，而前述第二柱狀矽層上部的前述p型擴散層係與前述第二接點直接連接。
- 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，前述第1步驟係為了在前述基板上形成虛置圖案而堆積第二氧化膜，形成用以形成虛置圖案之第一阻劑，對前述第二氧化膜進行蝕刻而形成虛置圖案，去除前述第一阻劑，堆積第一氮化膜並對前述第一氮化膜進行蝕刻，使其殘留成側壁狀，而在前述虛置圖案的周圍形成第一氮化膜側壁，去除前述虛置圖案而以前述第一 氮化膜側壁作為遮罩對前述矽基板進行蝕刻，而形成在各者的端部連接並形成閉迴路之第一鰭狀矽層及第二鰭狀矽層，在前述第一鰭狀矽層及第二鰭狀矽層的周圍形成第一絕緣膜；去除前述第一氮化膜側壁，對前述第一絕緣膜進行反蝕，而露出前述第一鰭狀矽層的上部及前述第二鰭狀矽層的上部，並以與前述第一鰭狀矽層及前述第二鰭狀矽層正交之方式形成第二阻劑，對前述第一鰭狀矽層及前述第二鰭狀矽層進行蝕刻；藉由去除前述第二阻劑，而以前述第一鰭狀矽層與前述第二阻劑正交之部分成為第一柱狀矽層之方式形成前述第一柱狀矽層，及以前述第二鰭狀矽層與前述第二阻劑正交之部分成為前述第二柱狀矽層之方式形成第二柱狀矽層。
- 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，前述第一步驟之後之前述第二步驟係對第一步驟後之構造整體堆積第三氧化膜，並形成第二氮化膜，對前述第二氮化膜進行蝕刻而使其殘留為側壁狀，形成用以形成n型擴散層之第三阻劑，且注入雜質而在第一柱狀矽層上部及第一鰭狀矽層上部形成n型擴散層，去除前述第三阻劑，並去除前述第二氮化膜及前述第三氧化膜，進行熱處理而堆積第四氧化膜，並形成第三氮化膜，且對前述第三氮化膜進行蝕刻而使其殘留成側壁狀，形成用以形成p型擴散層之第四阻劑，且注入雜質 而在第二柱狀矽層上部及第二鰭狀矽層上部形成p型擴散層，且去除前述第四阻劑，去除前述第四氧化膜及前述第三氮化膜，並進行熱處理。
- 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，前述第二步驟之後之前述第三步驟係以圍繞柱狀矽層之方式形成閘極絕緣膜，且堆積多晶矽，並以平坦化後之前述多晶矽的上表面位於比前述第一柱狀矽層上部的n型擴散層上的前述閘極絕緣膜更高，且比前述第二柱狀矽層上部的p型擴散層上的前述閘極絕緣膜更高的位置之方式進行平坦化，並堆積第四氮化膜，形成用以形成第一多晶矽閘極電極、第二多晶矽閘極電極及多晶矽閘極配線之第五阻劑，且對前述第四氮化膜進行蝕刻，對前述多晶矽進行蝕刻，而形成前述第一多晶矽閘極電極、前述第二多晶矽閘極電極、及前述多晶矽閘極配線，並對前述閘極絕緣膜進行蝕刻，去除前述第五阻劑。
- 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，前述第四步驟係對前述第三步驟之後的構造整體堆積第五氮化膜，且對前述第五氮化膜進行蝕刻而使其殘留成側壁狀，並堆積金屬，而在第一鰭狀矽層及第二鰭狀矽層的上部的n型擴散層及p型擴散層的上部形成矽化物。
- 如申請專利範圍第5項所述之半導體裝置之製造方法，其中，前述第五步驟係對前述第四步驟之後的構造整體 堆積第六氮化膜，並堆積層間絕緣膜，藉由化學機械研磨進行平坦化，並藉由化學機械研磨露出第一多晶矽閘極電極、第二多晶矽閘極電極及多晶矽閘極配線，對前述第一多晶矽閘極電極、前述第二多晶矽閘極電極及前述多晶矽閘極配線進行蝕刻，並堆積金屬，且將前述金屬埋入原本存在有前述第一多晶矽閘極電極、前述第二多晶矽閘極電極及前述多晶矽閘極配線之部分，對前述金屬進行蝕刻，而露出第一柱狀矽層上部的n型擴散層上的閘極絕緣膜及第二柱狀矽層上部的p型擴散層上的閘極絕緣膜，而形成第一金屬閘極電極、第二金屬閘極電極、及金屬閘極配線。
- 一種半導體裝置，係包括：第一鰭狀矽層，係形成於基板上；第二鰭狀矽層，係形成於基板上；其中，前述第一鰭狀矽層及前述第二鰭狀矽層係在各者的端部連接而形成閉迴路；第一絕緣膜，係形成於前述第一鰭狀矽層及前述第二鰭狀矽層之周圍；第一柱狀矽層，係形成於前述第一鰭狀矽層上，且前述第一柱狀矽層的寬係與前述第一鰭狀矽層的寬相同；第二柱狀矽層，係形成於前述第二鰭狀矽層上，且前述第二柱狀矽層的寬係與前述第二鰭狀矽層的寬相同；n型擴散層，係形成於前述第一鰭狀矽層上部及前 述第一柱狀矽層的下部；n型擴散層，係形成於前述第一柱狀矽層的上部；p型擴散層，係形成於前述第二鰭狀矽層的上部及前述第二柱狀矽層的下部；p型擴散層，係形成於前述第二柱狀矽層的上部；矽化物，係形成於前述第一鰭狀矽層的上部及前述第二鰭狀矽層的上部之n型擴散層及p型擴散層的上部；閘極絕緣膜，係形成於前述第一柱狀矽層的周圍；第一金屬閘極電極，係形成於前述閘極絕緣膜的周圍；閘極絕緣膜，係形成於前述第二柱狀矽層的周圍；第二金屬閘極電極，係形成於前述閘極絕緣膜的周圍；金屬閘極配線，係朝與連接於前述第一金屬閘極電極及前述第二金屬閘極電極之前述第一鰭狀矽層及前述第二鰭狀矽層正交之方向延伸；第一接點，係形成於形成在前述第一柱狀矽層上部之n型擴散層上；以及第二接點，係形成於形成在前述第二柱狀矽層上部之p型擴散層上；形成於前述第一柱狀矽層上部之n型擴散層與前述第一接點係直接連接，而形成於前述第二柱狀矽層上部之p型擴散層與前述第二接點係直接連接。
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