JP6246276B2 - 半導体装置の製造方法と半導体装置 - Google Patents
半導体装置の製造方法と半導体装置 Download PDFInfo
- Publication number
- JP6246276B2 JP6246276B2 JP2016140405A JP2016140405A JP6246276B2 JP 6246276 B2 JP6246276 B2 JP 6246276B2 JP 2016140405 A JP2016140405 A JP 2016140405A JP 2016140405 A JP2016140405 A JP 2016140405A JP 6246276 B2 JP6246276 B2 JP 6246276B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- fin
- layer
- gate electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 76
- 239000010410 layer Substances 0.000 claims description 381
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 279
- 229910052710 silicon Inorganic materials 0.000 claims description 279
- 239000010703 silicon Substances 0.000 claims description 279
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 136
- 229920005591 polysilicon Polymers 0.000 claims description 135
- 229910052751 metal Inorganic materials 0.000 claims description 90
- 239000002184 metal Substances 0.000 claims description 90
- 238000009792 diffusion process Methods 0.000 claims description 85
- 150000004767 nitrides Chemical class 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 26
- 229910021332 silicide Inorganic materials 0.000 claims description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
基板上に第1のフィン状シリコン層と第2のフィン状シリコン層を形成し、前記第1のフィン状シリコン層と第2のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第1のフィン状シリコン層と第2のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第1のフィン状シリコン層の上部に第1の柱状シリコン層を形成し、前記第2のフィン状シリコン層の上部に第2の柱状シリコン層を形成する第1の工程と、前記第1の柱状シリコン層の直径は前記第1のフィン状シリコン層の幅と同じであって、前記第2の柱状シリコン層の直径は前記第2のフィン状シリコン層の幅と同じであって、前記第1の工程の後、前記第1の柱状シリコン層上部と前記第1のフィン状シリコン層上部と前記第1の柱状シリコン層下部に不純物を注入し拡散層を形成し、前記第2の柱状シリコン層上部と前記第2のフィン状シリコン層上部と前記第2の柱状シリコン層下部に不純物を注入し拡散層を形成する第2の工程と、前記第2の工程の後、ゲート絶縁膜と第1のポリシリコンゲート電極と第2のポリシリコンゲート電極とポリシリコンゲート配線を作成する第3の工程と、前記ゲート絶縁膜は前記第1の柱状シリコン層と前記第2の柱状シリコン層の周囲と上部を覆い、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第1の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜と前記第2の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜より高い位置であって、前記第3の工程の後、前記第1のフィン状シリコン層上部の前記拡散層上部と前記第2のフィン状シリコン層上部の前記拡散層上部とにシリサイドを形成する第4の工程と、前記第4の工程の後、層間絶縁膜を堆積し、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第1の金属ゲート電極と第2の金属ゲート電極と金属ゲート配線とを形成する第5の工程と、前記第1の金属ゲート電極と第2の金属ゲート電極に接続された前記第1のフィン状シリコン層と第2のフィン状シリコン層に直交する方向に延在する金属ゲート配線であって、前記第5の工程の後、コンタクトを形成する第6の工程と、前記第1の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続するのであって、前記第2の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続するのであって、を有することを特徴とする。
ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから2個のトランジスタを形成するという従来のFINFETの製造方法を元にしたため、一つのダミーパターンから2個のSGTを容易に形成できる。
加えて、従来は柱状シリコン層上部にシリサイドを形成していたが、ポリシリコンの堆積温度がシリサイドを形成するための温度より高いので、シリサイドはポリシリコンゲート形成後に形成しなければならないため、シリコン柱上部にシリサイドを形成しようとすると、ポリシリコンゲート形成後に、ポリシリコンゲート電極の上部に穴を開け、穴の側壁に絶縁膜のサイドウォールを形成した後、シリサイドを形成し、開けた穴に絶縁膜を埋めるという製造工程数の増加という欠点があったので、ポリシリコンゲート電極とポリシリコンゲート配線形成前に拡散層を形成し、柱状シリコン層をポリシリコンゲート電極で覆い、シリサイドをフィン状シリコン層上部にのみ形成することにより、ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートSGTを容易に形成できる。
第1の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図16に示すように、第3の酸化膜111を堆積し、第2の窒化膜112を形成する。後に、柱状シリコン層上部は、ゲート絶縁膜及びポリシリコンゲート電極に覆われることとなるので、覆われる前に、柱状シリコン層上部に拡散層を形成する。
以上によりゲートラストとするために、ポリシリコンで第1のポリシリコンゲート電極119bと第2のポリシリコンゲート電極119a及びポリシリコンゲート配線119cを形成する製造方法が示された。第1のポリシリコンゲート電極119bと第1のポリシリコンゲート電極119a及びポリシリコンゲート配線119c形成後のポリシリコンの上面は、第1の柱状シリコン層109上部の拡散層113の上のゲート絶縁膜118より高く、第2の柱状シリコン層110上部の拡散層114の上のゲート絶縁膜118より高い位置となっている。
第1のポリシリコンゲート電極119bと第2のポリシリコンゲート119a及びポリシリコンゲート配線119c上部と第1の柱状シリコン層109上部の拡散層113と第2の柱状シリコン層110上部の拡散層114には、シリサイドを形成しないことが特徴である。第1の柱状シリコン層109上部の拡散層113と第2の柱状シリコン層110上部の拡散層114にシリサイドを形成しようとすると、製造工程が増大する。
図26に示すように、第4の窒化膜122を堆積する。
以上により第1のフィン状シリコン層105上部の拡散層117上部と第2のフィン状シリコン層106上部の拡散層117上部とにシリサイドを形成する製造方法が示された。
図29に示すように、シリサイド123を保護するために、第5の窒化膜124を堆積する。
図35に示すように、層間絶縁膜127を堆積し、平坦化する。
図44に示すように、金属136を堆積する。
以上により金属配線層を形成するための製造方法が示された。
基板101上に形成された第1のフィン状シリコン層105と、基板101上に形成された第2のフィン状シリコン層106と、前記第1のフィン状シリコン層105と第2のフィン状シリコン層106はそれぞれの端で接続し閉ループを形成しており、第1のフィン状シリコン層105と第2のフィン状シリコン層106との周囲に形成された第1の絶縁膜107と、第1のフィン状シリコン層105上に形成された第1の柱状シリコン層109と、第2のフィン状シリコン層106上に形成された第2の柱状シリコン層110と、第1の柱状シリコン層109の直径は第1のフィン状シリコン層105の幅と同じであって、第2の柱状シリコン層110の直径は第2のフィン状シリコン層106の幅と同じであって、第1のフィン状シリコン層105の上部と第1の柱状シリコン層109の下部に形成された拡散層117と、第1の柱状シリコン層109の上部に形成された拡散層113と、第2のフィン状シリコン層106の上部と第2の柱状シリコン層110の下部に形成された拡散層117と、第2の柱状シリコン層110の上部に形成された拡散層114と、第1のフィン状シリコン層105の上部と第2のフィン状シリコン層106の上部の拡散層117の上部に形成されたシリサイド123と、第1の柱状シリコン層109の周囲に形成されたゲート絶縁膜118と、ゲート絶縁膜118の周囲に形成された第1の金属ゲート電極126bと、第2の柱状シリコン層110の周囲に形成されたゲート絶縁膜118と、ゲート絶縁膜118の周囲に形成された第2の金属ゲート電極126aと、第1の金属ゲート電極126bと第2の金属ゲート電極126aに接続された第1のフィン状シリコン層105と第2のフィン状シリコン層106に直交する方向に延在する金属ゲート配線126cと、第1の柱状シリコン層109上部に形成された拡散層113上に形成されたコンタクト134と、第2の柱状シリコン層110上部に形成された拡散層114上に形成されたコンタクト134と、を有し、第1の柱状シリコン層109上部に形成された拡散層113とコンタクト134とは直接接続し、第2の柱状シリコン層110上部に形成された拡散層114とコンタクト134とは直接接続する構造となる。
以上から、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンから2個のトランジスタを形成するSGTの製造方法とその結果であるSGTの構造が提供されうる。
102.第2の酸化膜、ダミーパターン
103.第1のレジスト
104.第1の窒化膜、第1の窒化膜サイドウォール
105.第1のフィン状シリコン層
106.第2のフィン状シリコン層
107.第一の絶縁膜
108.第2のレジスト
109.第1の柱状シリコン層
110.第2の柱状シリコン層
111.第3の酸化膜
112.第2の窒化膜
113.拡散層
114.拡散層
115.拡散層
116.拡散層
117.拡散層
118.ゲート絶縁膜
119.ポリシリコン
119a.第2のポリシリコンゲート電極
119b.第1のポリシリコンゲート電極
119c.ポリシリコンゲート配線
120.第3の窒化膜
121.第3のレジスト
122.第4の窒化膜
123.シリサイド
124.第5の窒化膜
125.層間絶縁膜
126.金属
126a.第2の金属ゲート電極
126b.第1の金属ゲート電極
126c.金属ゲート配線
127.層間絶縁膜
128.第4のレジスト
129.コンタクト孔
130.第5のレジスト
131.コンタクト孔
132.コンタクト孔
133.コンタクト
134.コンタクト
135.コンタクト
136.金属
137.第6のレジスト
138.第6のレジスト
139.第6のレジスト
140.金属配線
141.金属配線
142.金属配線
Claims (5)
- ダミーパターンの周囲に形成されたサイドウォールを用いて基板上に第1のフィン状シリコン層と第2のフィン状シリコン層を形成し、前記第1のフィン状シリコン層と第2のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第1のフィン状シリコン層の上部に第1の柱状シリコン層を形成し、前記第2のフィン状シリコン層の上部に第2の柱状シリコン層を形成する第1の工程を有することを特徴とする半導体装置の製造方法。
- 前記第1の工程であって、基板上にダミーパターンを形成するために第2の酸化膜を堆積し、ダミーパターンを形成するための第1のレジストを形成し、前記第2の酸化膜をエッチングし、ダミーパターンを形成し、前記第1のレジストを除去し、第1の窒化膜を堆積し、前記第1の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第1の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第1の窒化膜サイドウォールをマスクとして前記基板をエッチングし、それぞれの端で接続し閉ループが形成された第1のフィン状シリコン層と第2のフィン状シリコン層を形成し、前記第1のフィン状シリコン層と第2のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第1の窒化膜サイドウォールを除去し、前記第一の絶縁膜をエッチバックし、前記第1のフィン状シリコン層の上部と前記第2のフィン状シリコン層の上部を露出し、前記第1のフィン状シリコン層と前記第2のフィン状シリコンに直交するように第2のレジストを形成し、前記第1のフィン状シリコン層と前記第2のフィン状シリコン層とをエッチングし、前記第2のレジストを除去することにより、前記第1のフィン状シリコン層と前記第2のレジストとが直交する部分が第1の柱状シリコン層となるよう前記第1の柱状シリコン層を形成し、前記第2のフィン状シリコン層と前記第2のレジストとが直交する部分が前記第2の柱状シリコン層となるよう第2の柱状シリコン層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- ダミーパターンの周囲に形成されたサイドウォールを用いて基板上に第1のフィン状シリコン層と第2のフィン状シリコン層を形成し、前記第1のフィン状シリコン層と第2のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第1のフィン状シリコン層の上部に第1の柱状シリコン層を形成し、前記第2のフィン状シリコン層の上部に第2の柱状シリコン層を形成する第1の工程と、
前記第1の工程の後、前記第1の柱状シリコン層上部と前記第1のフィン状シリコン層上部と前記第1の柱状シリコン層下部に不純物を注入し拡散層を形成し、前記第2の柱状シリコン層上部と前記第2のフィン状シリコン層上部と前記第2の柱状シリコン層下部に不純物を注入し拡散層を形成する第2の工程と、
前記第2の工程の後、ゲート絶縁膜と第1のポリシリコンゲート電極と第2のポリシリコンゲート電極とポリシリコンゲート配線を作成する第3の工程と、ここで、前記ゲート絶縁膜は前記第1の柱状シリコン層と前記第2の柱状シリコン層の周囲と上部を覆い、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第1の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜と前記第2の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜より高い位置であり、
前記第3の工程の後、前記第1のフィン状シリコン層上部の前記拡散層上部と前記第2のフィン状シリコン層上部の前記拡散層上部とにシリサイドを形成する第4の工程と、
前記第4の工程の後、層間絶縁膜を堆積し、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第1の金属ゲート電極と第2の金属ゲート電極と金属ゲート配線とを形成する第5の工程と、前記第1の金属ゲート電極と第2の金属ゲート電極に接続された前記第1のフィン状シリコン層と第2のフィン状シリコン層に直交する方向に延在する金属ゲート配線であって、
前記第5の工程の後、コンタクトを形成する第6の工程と、
を有し、
前記第1の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続し、前記第2の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続し、
前記第3の工程の後の構造全体に、第4の窒化膜を堆積し、前記第4の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第1のフィン状シリコン層と第2のフィン状シリコン層の上部の拡散層の上部に形成することを特徴とする半導体装置の製造方法。 - 前記第4の工程の後の構造全体に、第5の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第1のポリシリコンゲート電極と第2のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第1のポリシリコンゲート電極と前記第2のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第1の柱状シリコン層上部の拡散層上のゲート絶縁膜と、第2の柱状シリコン層上部の拡散層上のゲート絶縁膜とを露出し、第1の金属ゲート電極、第2の金属ゲート電極、金属ゲート配線を形成することを特徴とする請求項3に記載の半導体装置の製造方法。
- 基板上に形成された第1のフィン状半導体層及び第2のフィン状半導体層と、前記第1のフィン状半導体層と前記第2のフィン状半導体層との周囲に形成された第1の絶縁膜と、前記第1のフィン状半導体層上に形成された第1の柱状半導体層と、前記第2のフィン状半導体層上に形成された第2の柱状半導体層と、前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1の金属ゲート電極と、前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された第2の金属ゲート電極と、前記第1の金属ゲート電極と前記第2の金属ゲート電極に接続された前記第1のフィン状半導体層と前記第2のフィン状半導体層に直交する方向に延在する金属ゲート配線と、を有する半導体製造装置の製造方法であって、前記第1のフィン状半導体層と第2のフィン状半導体層とはダミーパターンの周囲に形成されたサイドウォールを用いて形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016140405A JP6246276B2 (ja) | 2016-07-15 | 2016-07-15 | 半導体装置の製造方法と半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016140405A JP6246276B2 (ja) | 2016-07-15 | 2016-07-15 | 半導体装置の製造方法と半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014252199A Division JP5974066B2 (ja) | 2014-12-12 | 2014-12-12 | 半導体装置の製造方法と半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016195274A JP2016195274A (ja) | 2016-11-17 |
JP6246276B2 true JP6246276B2 (ja) | 2017-12-13 |
Family
ID=57323007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016140405A Active JP6246276B2 (ja) | 2016-07-15 | 2016-07-15 | 半導体装置の製造方法と半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6246276B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3219307B2 (ja) * | 1991-08-28 | 2001-10-15 | シャープ株式会社 | 半導体装置の構造および製造方法 |
KR100739532B1 (ko) * | 2006-06-09 | 2007-07-13 | 삼성전자주식회사 | 매몰 비트라인 형성 방법 |
WO2009096002A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
JP4719910B2 (ja) * | 2008-11-26 | 2011-07-06 | 国立大学法人東北大学 | 半導体装置の製造方法 |
JP5974066B2 (ja) * | 2014-12-12 | 2016-08-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法と半導体装置 |
-
2016
- 2016-07-15 JP JP2016140405A patent/JP6246276B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016195274A (ja) | 2016-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5695745B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5596237B2 (ja) | 半導体装置の製造方法と半導体装置 | |
JP5667699B2 (ja) | 半導体装置の製造方法と半導体装置 | |
US9246001B2 (en) | Semiconductor device | |
JP5662590B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5731073B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5596245B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5974066B2 (ja) | 半導体装置の製造方法と半導体装置 | |
JP6246276B2 (ja) | 半導体装置の製造方法と半導体装置 | |
JP6368836B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6329301B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP6284585B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JPWO2015008387A1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6026610B2 (ja) | 半導体装置の製造方法と半導体装置 | |
JP6156883B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP6235662B2 (ja) | 半導体装置 | |
JP5814437B2 (ja) | 半導体装置の製造方法と半導体装置 | |
JP5986618B2 (ja) | 半導体装置 | |
JP6326437B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6080989B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5869166B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5890053B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5861197B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5917673B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5936653B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20170313 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170316 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171114 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6246276 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |