JP5658382B1 - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Abstract
Description
前記第1のフィン状半導体層の周囲に形成された第1の絶縁膜と、
前記第1のフィン状半導体層上に形成された前記第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された第1のゲート配線と、
前記第1の柱状半導体層上に形成された第1の磁気トンネル接合記憶素子と、
前記第1のゲート配線に直交する方向に延在し、前記第1の磁気トンネル接合記憶素子の上部に接続された第1のビット線と、
前記第1の柱状半導体層の上部に形成された第1の拡散層と、
前記第1の柱状半導体層の下部に形成された第2の拡散層と、
前記第1のフィン状半導体層上に形成された第2の柱状半導体層と、
前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第2のゲート配線と、
前記第2の柱状半導体層上に形成された第2の磁気トンネル接合記憶素子と、
前記第2の柱状半導体層の上部に形成された第3の拡散層と、
前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
を備え、
前記第2の拡散層は前記第1のフィン状半導体層に更に形成され、ソース線として機能することを特徴とする半導体装置。
半導体基板上に第1のフィン状半導体層を形成し、前記第1のフィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、前記第1のフィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1と第2のゲート配線と第1の柱状半導体層と第2の柱状半導体層を形成するための第2のレジストを、前記第1のフィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記第1のフィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1の柱状半導体層前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記第1のフィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第4工程と、
前記第4の工程の後、層間絶縁膜を堆積し平坦化し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、第1と第2のゲート絶縁膜となるゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲に第1のゲート配線を形成し、前記第2の柱状半導体層の周囲に第2のゲート配線を形成する第5工程と、
前記第5工程の後、第2の層間絶縁膜を堆積し、平坦化し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層の上部に、それぞれ第1と第2の磁気トンネル接合記憶素子を形成する第6工程と、
を有することを特徴とする。
固定相のための膜136は、CoFeBが好ましい。また、トンネル障壁層のための膜137は、MgOが好ましい。また、自由層のための膜138は、CoFeBが好ましい。また、2重MgO自由層層構造としてもよい。
102.第1のレジスト
103.第1のレジスト
104.第1のフィン状シリコン層
105.第1のフィン状シリコン層
106.第1の絶縁膜
107.第2の絶縁膜
107a.第2の絶縁膜
107b.第2の絶縁膜
108.第2の絶縁膜
108a.第2の絶縁膜
108b.第2の絶縁膜
109.第1のポリシリコン
109a.第1のダミーゲート
109b.第2のダミーゲート
110.第3の絶縁膜
110a.第3の絶縁膜
110b.第3の絶縁膜
111.第2のレジスト
112.第2のレジスト
113.第1の柱状シリコン層
114.第2の柱状シリコン層
115.第1の柱状シリコン層
116.第2の柱状シリコン層
117.第4の絶縁膜
117a.第4の絶縁膜
117b.第4の絶縁膜
118.第3のレジスト
119.第1の拡散層
120.第3の拡散層
121.第1の拡散層
122.第3の拡散層
123.第2のポリシリコン
123a.第3のダミーゲート
123b.第4のダミーゲート
124.第2の拡散層
125.第2の拡散層
126.第5の絶縁膜
126a.第5の絶縁膜からなるサイドウォール
126b.第5の絶縁膜からなるサイドウォール
127a.金属と半導体の化合物
127b.金属と半導体の化合物
127c.金属と半導体の化合物
128a.金属と半導体の化合物
128b.金属と半導体の化合物
128c.金属と半導体の化合物
129a.金属と半導体の化合物
129b.金属と半導体の化合物
130.窒化膜
131.層間絶縁膜
132.ゲート絶縁膜
132a.第1のゲート絶縁膜
132b.第2のゲート絶縁膜
133.金属
133a.第1のゲート配線
133b.第2のゲート配線
134.第2の層間絶縁膜
134a.第2の層間絶縁膜
134b.第2の層間絶縁膜
135.下部電極のための金属
135a.下部電極
135b.下部電極
135c.下部電極
135d.下部電極
136.固定相のための膜
136a.固定相
136b.固定相
136c.固定相
136d.固定相
137.トンネル障壁層のための膜
137a.トンネル障壁層
137b.トンネル障壁層
137c.トンネル障壁層
137d.トンネル障壁層
138.自由層のための膜
138a.自由層
138b.自由層
138c.自由層
138d.自由層
139.上部電極のための金属
139a.上部電極
139b.上部電極
139c.上部電極
139d.上部電極
140.第5のレジスト
141.第5のレジスト
142.第5のレジスト
143.第5のレジスト
144.第3の層間絶縁膜
145.金属
145a.ビット線
145b.ビット線
146.第6のレジスト
147.第6のレジスト
Claims (3)
- 半導体基板上に第1のフィン状半導体層を形成し、前記第1のフィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、前記第1のフィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1と第2のゲート配線と第1の柱状半導体層と第2の柱状半導体層を形成するための第2のレジストを、前記第1のフィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記第1のフィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記第1のフィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第4工程と、
前記第4の工程の後、層間絶縁膜を堆積し平坦化し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、第1と第2のゲート絶縁膜となるゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲に第1のゲート配線を形成し、前記第2の柱状半導体層の周囲に第2のゲート配線を形成する第5工程と、
前記第5工程の後、第2の層間絶縁膜を堆積し、平坦化し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層の上部に、それぞれ第1と第2の磁気トンネル接合記憶素子を形成する第6工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化後、前記第1のポリシリコン上に第3の絶縁膜を形成することをさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の柱状半導体層と前記第1のダミーゲートと前記第2の柱状半導体層と前記第2のダミーゲートの周囲に第4の絶縁膜を形成後、第3のレジストを形成し、エッチバックを行い、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層上部に第1の拡散層を形成し、前記第2の柱状半導体層上部に第3の拡散層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002329846A (ja) * | 2001-03-28 | 2002-11-15 | Hynix Semiconductor Inc | マグネチックラムおよびその形成方法 |
JP2008218514A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
US20080310213A1 (en) * | 2007-06-15 | 2008-12-18 | Grandis, Inc. | Method and system for providing spin transfer tunneling magnetic memories utilizing non-planar transistors |
WO2009096468A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
WO2009102061A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
JP2010114143A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
US20130062674A1 (en) * | 2011-09-08 | 2013-03-14 | Inotera Memories, Inc. | Spin transfer torque random access memory |
WO2013093988A1 (ja) * | 2011-12-19 | 2013-06-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法と半導体装置 |
-
2014
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002329846A (ja) * | 2001-03-28 | 2002-11-15 | Hynix Semiconductor Inc | マグネチックラムおよびその形成方法 |
JP2008218514A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
US20080310213A1 (en) * | 2007-06-15 | 2008-12-18 | Grandis, Inc. | Method and system for providing spin transfer tunneling magnetic memories utilizing non-planar transistors |
WO2009096468A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
WO2009102061A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
JP2010114143A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
US20130062674A1 (en) * | 2011-09-08 | 2013-03-14 | Inotera Memories, Inc. | Spin transfer torque random access memory |
WO2013093988A1 (ja) * | 2011-12-19 | 2013-06-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法と半導体装置 |
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