TW201324626A - 半導體裝置的製造方法及半導體裝置 - Google Patents
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Abstract
本發明之課題係提供一種閘極後製工序且由一個虛擬圖案形成二個電晶體的SGT之製造方法及由該方法所製造而成的SGT構造，本發明藉由具有以下的步驟而解決上述課題：於基板上形成第1和第2鰭狀矽層，於前述第1和第2鰭狀矽層的周圍形成第1絕緣膜，於前述第1和第2鰭狀矽層的上部形成第1和第2柱狀矽層的步驟；於前述第1和第2柱狀矽層上部、前述第1和第2鰭狀矽層上部、及前述第1和第2柱狀矽層下部植入雜質形成擴散層的步驟；作成閘極絕緣膜及第1和第2多晶矽閘極電極的步驟；於前述第1和前述第2鰭狀矽層上部的前述擴散層上部形成矽化物的步驟；沈積層間絕緣膜，露出前述第1和前述第2多晶矽閘極電極，蝕刻前述第1和前述第2多晶矽閘極電極後，沈積金屬，形成第1和第2金屬閘極電極的步驟。
Description
本發明係關於半導體裝置。
半導體積體電路中，尤其是使用MOS電晶體的積體電路係不斷朝高積體化邁進。伴隨著上述高積體化，使用於其中的MOS電晶體亦不斷細微化至奈米領域。隨著MOS電晶體不斷的細微化，亦出現了難以抑制漏電流(leak current)、為了確保必要電流量的需求而無法縮小電路之佔有面積等問題。為了解決該等問題，已提案有將源極(source)、閘極(gate)、汲極(drain)配置於相對於基板的垂直方向，且閘極包圍柱狀半導體層之構造的SGT(surrounding gate transistor，環繞閘極電晶體)(例如：專利文獻1、專利文獻2、專利文獻3)。
藉由於閘極電極不使用多晶矽(polysilicon)而使用金屬(metal)，而可抑制空乏化且可使閘極電極低電阻化。但於形成金屬閘極之後的製程則必須為經常考慮到因金屬閘極所致之金屬污染的製造工序。
另外，於以往之MOS電晶體中，為了兼顧金屬閘極製程與高溫製程，於實際的製品中採用於高溫製程後作成金屬閘極的金屬閘極最後工序(非專利文獻1)。以多晶矽作成閘極，之後，在沈積層間絕緣膜後，藉由化學機械研磨使多晶矽閘極露出，將多晶矽閘極蝕刻後，沈積金屬。因此，為了於SGT中亦兼顧金屬閘極製程與高溫製程，故必
須使用於高溫製程後作成金屬閘極的金屬閘極最後工序。於SGT中，由於柱狀矽層的上部位於較閘極高的位置，故為了使用金屬閘極製程必須另下功夫。
另外，為了減低閘極配線與基板間的寄生電容，於以往之MOS電晶體中係使用第1絕緣膜。例如於FINFET(Fin Field-effect transistor，鰭式場效電晶體，可參照非專利文獻2)中，係於1個鰭狀半導體層的周圍形成第1絕緣膜，回蝕(etch back)第1絕緣膜，露出鰭狀半導體層，減低閘極配線與基板間的寄生電容。因此，於SGT中為了減低閘極配線與基板間的寄生電容而必須使用第1絕緣膜。於SGT中除了鰭狀半導體之外，尚有柱狀半導體層，故為了形成柱狀半導體層必須另下功夫。
另一方面，已知一種可以由一個虛擬圖案(dummy pattern)形成二個電晶體FINFET(例如專利文獻4)。係於虛擬圖案的周圍形成側壁，藉由以該側壁為遮罩蝕刻基板，而形成鰭(fin)，且由一個虛擬圖案形成二個電晶體。
(專利文獻1)：日本特開平2-71556號公報
(專利文獻2)：日本特開平2-188966號公報
(專利文獻3)：日本特開平3-145761號公報
(專利文獻4)：日本特開2011-71235號公報
(非專利文獻1)：IEDM2007 K. Mistry et. al, pp 247-
250
(非專利文獻2)：IEDM2010 CC. Wu, et. al, 27. 1. 1-27. 1. 4.
因此，本發明之目的為提供減低閘極配線與基板間的寄生電容，為閘極最後工序，且由一個虛擬圖案形成二個電晶體的SGT之製造方法及為其結果的SGT之構造。
本發明的半導體裝置的製造方法，係具有：
第1步驟，於基板上形成第1鰭狀矽層與第2鰭狀矽層，前述第1鰭狀矽層和第2鰭狀矽層係於各者的端部連接而形成封閉迴路(closed loop)，於前述第1鰭狀矽層與第2鰭狀矽層的周圍形成第1絕緣膜，於前述第1鰭狀矽層的上部形成第1柱狀矽層，於前述第2鰭狀矽層的上部形成第2柱狀矽層；第2步驟，前述第1柱狀矽層的寬度係與前述第1鰭狀矽層的寬度相同，前述第2柱狀矽層的寬度係與前述第2鰭狀矽層的寬度相同，前述第1步驟後，於前述第1柱狀矽層上部、前述第1鰭狀矽層上部及前述第1柱狀矽層下部植入雜質形成擴散層，於前述第2柱狀矽層上部、前述第2鰭狀矽層上部及前述第2柱狀矽層下部植入雜質形成擴散層；第3步驟，前述第2步驟後，作成閘極絕緣膜、第1多晶矽閘極電極、第2多晶矽閘極電極及多晶矽閘極配線，前述閘極絕緣膜覆蓋前述第1柱狀
矽層與前述第2柱狀矽層的周圍和上部，前述第1多晶矽閘極電極與前述第2多晶矽閘極電極覆蓋閘極絕緣膜，前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線形成後的多晶矽的上表面為較前述第1柱狀矽層上部的前述擴散層上的前述閘極絕緣膜與前述第2柱狀矽層上部的前述擴散層上的前述閘極絕緣膜更高的位置；第4步驟，前述第3步驟後，於前述第1鰭狀矽層上部的前述擴散層上部與前述第2鰭狀矽層上部的前述擴散層上部形成矽化物；第5步驟，前述第4步驟後，沈積層間絕緣膜，露出前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線，蝕刻前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線後，沈積金屬，形成第1金屬閘極電極、第2金屬閘極電極及金屬閘極配線，前述金屬閘極配線延伸於與連接於前述第1金屬閘極電極和第2金屬閘極電極的前述第1鰭狀矽層和第2鰭狀矽層正交的方向；以及第6步驟，前述第5步驟後，形成接觸部，前述第1柱狀矽層上部的前述擴散層與前述接觸部為直接連接，前述第2柱狀矽層上部的前述擴散層與前述接觸部為直接連接的步驟。
另外，於前述第1步驟中，為了於基板上形成虛擬圖案而沈積第2氧化膜，形成用以形成虛擬圖案的第1阻劑，回蝕前述第2氧化膜，形成虛擬圖案，去除前述第1阻劑，沈積第1氮化膜，蝕刻前述第1氮化膜使其殘留為側牆狀，於前述虛擬圖案周圍形成第1氮化膜側牆，去除前述虛擬
圖案，以前述第1氮化膜側牆作為遮罩而蝕刻前述矽基板，形成在各者的端部連接而形成封閉迴路的第1鰭狀矽層和第2鰭狀矽層，於前述第1鰭狀矽層與第2鰭狀矽層周圍形成第1絕緣膜，去除前述第1氮化膜側牆，回蝕前述第1絕緣膜，露出前述第1鰭狀矽層的上部與前述第2鰭狀矽層的上部，以正交於前述第1鰭狀矽層與前述第2鰭狀矽層的方式形成第2阻劑，蝕刻前述第1鰭狀矽層與前述第2鰭狀矽層，並去除前述第2阻劑，藉此以使前述第1鰭狀矽層與前述第2阻劑正交的部分成為第1柱狀矽層的方式形成前述第1柱狀矽層，以使前述第2鰭狀矽層與前述第2阻劑正交的部分成為前述第2柱狀矽層的方式形成第2柱狀矽層。
另外，於前述第1步驟後，前述第2步驟中，於第1步驟後的構造全體沈積第3氧化膜，形成第2氮化膜，蝕刻前述第2氮化膜且使其殘留為側牆狀，植入雜質，於第1柱狀矽層上部、第1鰭狀矽層上部、第2柱狀矽層上部及第2鰭狀矽層上部形成擴散層，去除前述第2氮化膜與前述第3氧化膜，進行熱處理。
另外，於前述第2步驟後，前述第3步驟中，以包圍矽柱的方式形成閘極絕緣膜，沈積多晶矽，以使平坦化後的前述多晶矽的上表面成為較前述第1柱狀矽層上部的擴散層上的前述閘極絕緣膜高且較前述第2柱狀矽層上部的擴散層上的前述閘極絕緣膜高的位置的方式進行平坦化，沈積第3氮化膜，形成第1多晶矽閘極電極、第2多晶矽
閘極電極、以及用以形成多晶矽閘極配線的第3阻劑，蝕刻前述第3氮化膜，蝕刻前述多晶矽，形成前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線，蝕刻前述閘極絕緣膜，去除前述第3阻劑。
另外，於前述第3步驟後的構造全體，沈積第4氮化膜，蝕刻前述第4氮化膜且使其殘留成側牆狀，沈積金屬，於第1鰭狀矽層和第2鰭狀矽層上部的擴散層的上部形成矽化物。
另外，於前述第4步驟後的構造全體，沈積第5氮化膜，沈積層間絕緣膜，以化學機械研磨平坦化，以化學機械研磨使第1多晶矽閘極電極和第2多晶矽閘極電極以及多晶矽閘極配線露出，蝕刻前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線，沈積金屬，於具有前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線的部分埋設前述金屬，蝕刻前述金屬，使第1柱狀矽層上部的擴散層上的閘極絕緣膜和第2柱狀矽層上部的擴散層上的閘極絕緣膜露出，形成第1金屬閘極電極、第2金屬閘極電極、金屬閘極配線。
另外，本發明之半導體裝置，係構成為具有：第1鰭狀矽層，形成於基板上；第2鰭狀矽層，與形成於基板上之前述第1鰭狀矽層一起於各者的端部連接而形成封閉迴路；第1絕緣膜，形成於前述第1鰭狀矽層和前述第2鰭狀矽層的周圍；第1柱狀矽層，形成於前述第1鰭狀矽層上，且具有與前述第1鰭狀矽層的寬度相同之寬度；第2
柱狀矽層，形成於前述第2鰭狀矽層上，且具有與前述第2鰭狀矽層的寬度相同之寬度；擴散層，形成於前述第1鰭狀矽層上部與前述第1柱狀矽層的下部；擴散層，形成於前述第1柱狀矽層的上部；擴散層，形成於前述第2鰭狀矽層的上部與前述第2柱狀矽層的下部；擴散層，形成於前述第2柱狀矽層的上部；矽化物，形成於前述第1鰭狀矽層上部與前述第2鰭狀矽層上部的擴散層的上部；閘極絕緣膜，形成於前述第1柱狀矽層的周圍；第1金屬閘極電極，形成於前述閘極絕緣膜的周圍；閘極絕緣膜，形成於前述第2柱狀矽層的周圍；第2金屬閘極電極，形成於前述閘極絕緣膜的周圍；金屬閘極配線，延伸在與連接於前述第1金屬閘極電極和前述第2金屬閘極電極的前述第1鰭狀矽層和前述第2鰭狀矽層正交的方向；接觸部，形成在形成於前述第1柱狀矽層上部的擴散層上；以及接觸部，形成在形成於前述第2柱狀矽層上部的擴散層上；且形成於前述第1柱狀矽層上部的擴散層與前述接觸部直接連接，形成於前述第2柱狀矽層上部的擴散層與前述接觸部直接連接。
依據本發明，即可提供減低閘極配線與基板間的寄生電容，為閘極後製工序，且由一個虛擬圖案形成二個電晶體的SGT製造方法及其結果的SGT構造。
由於係採用於虛擬圖案的周圍形成側壁，且以該側壁作為遮罩而蝕刻基板，藉此形成鰭，且由一個虛擬圖案形
成二個電晶體的所謂以往的FINFET製造方法為根據，故可以輕易地由一個虛擬圖案形成二個SGT。
此外，以往雖於柱狀矽層上部形成矽化物，但由於多晶矽的沈積溫度較用以形成矽化物的溫度高，故矽化物必須於形成多晶矽閘極後才可形成，因此，若欲於矽柱上部形成矽化物，則需於形成多晶矽閘極後，於多晶矽閘極電極的上部開孔，於孔的側壁形成絕緣膜的側牆後，形成矽化物，再於所開的孔埋入絕緣膜，而存有所謂導致製程數增加的缺點，故在形成多晶矽閘極電極與多晶矽閘極配線前形成擴散層，以多晶矽閘極電極覆蓋柱狀矽層，而僅於鰭狀矽層上部形成矽化物，藉此，由於可採用以多晶矽作成閘極，之後，沈積層間絕緣膜後，藉由化學機械研磨而使多晶矽閘極電極露出，蝕刻多晶矽閘極後，沈積金屬的以往的金屬閘極後製的製造方法，故可容易地形成金屬閘極SGT。
以下，參照第2圖至第47圖說明用以形成本發明實施形態的SGT構造的製造步驟。
首先，顯示於基板上形成第1鰭狀矽層與第2鰭狀矽層，於前述第1鰭狀矽層與第2鰭狀矽層周圍形成第1絕緣膜，於前述第1鰭狀矽層的上部形成第1柱狀矽層，於前述第2鰭狀矽層的上部形成第2柱狀矽層的製造方法。如第2圖所示，為了於矽基板101上形成虛擬圖案而沈積第2氧化膜102。亦可為氮化膜或、氧化膜與多晶矽的所
謂積層膜。
如第3圖所示，形成用以形成虛擬圖案的第1阻劑103。
如第4圖所示，蝕刻第2氧化膜102，形成虛擬圖案102。
如第5圖所示，去除第1阻劑103。
如第6圖所示，沈積第1氮化膜104。
如第7圖所示，蝕刻第1氮化膜而使其殘留成側牆狀。於虛擬圖案102周圍形成第1氮化膜側牆104。使用該形成後的第1氮化膜側牆104蝕刻矽，藉此形成於各者的端部連接而形成封閉迴路的第1鰭狀矽層105與第2鰭狀矽層106。
如第8圖所示，去除虛擬圖案102。
如第9圖所示，以第1氮化膜側牆104作為遮罩而蝕刻矽基板101，形成於各者的端部連接而形成封閉迴路的第1鰭狀矽層105與第2鰭狀矽層106。
如第10圖所示，於前述第1鰭狀矽層105與第2鰭狀矽層106的周圍形成第1絕緣膜107。
作為第1絕緣膜，亦可使用由高密度電漿而得的氧化膜或由低壓化學氣相沈積(chemical vapor deposition)而得的氧化膜。
如第11圖所示，去除第1氮化膜側牆104。當於矽蝕刻中或氧化膜沈積中已去除第1氮化膜側牆14時則不需此步驟。
如第12圖所示，回蝕第1絕緣膜107而露出第1鰭狀矽層105之上部與第2鰭狀矽層106的上部。
如第13圖所示，以正交於第1鰭狀矽層105與第2鰭狀矽層106的方式形成第2阻劑108。第1鰭狀矽層105與第2鰭狀矽層106與第2阻劑108正交的部份即為成為柱狀矽層的部分。由於可以使用線狀的阻劑，故圖案後阻劑倒塌的可能性低而成為穩定的製程。
如第14圖所示，蝕刻第1鰭狀矽層105與第2鰭狀矽層106。第1鰭狀矽層105與第2阻劑108正交的部分成為第1柱狀矽層109。第2鰭狀矽層106與第2阻劑108正交的部分成為第2柱狀矽層110。因此，第1柱狀矽層109的寬度係成為與第1鰭狀矽層105的寬度相同。第2柱狀矽層110的寬度係成為與第2鰭狀矽層106的寬度相同。
成為於第1鰭狀矽層105的上部形成有第1柱狀矽層109，於第2鰭狀矽層106的上部形成有第2柱狀矽層110，於第1鰭狀矽層105、第2鰭狀矽層106的周圍形成有第1絕緣膜107的構造。
如第15圖所示，去除第2阻劑105。
其次，顯示為了作成閘極後製，而於第1柱狀矽層109上部、第1鰭狀矽層105上部、與第1柱狀矽層109下部植入雜質而形成擴散層，並於第2柱狀矽層110上部、第2鰭狀矽層106上部、與第2柱狀矽層110下部植入雜質而形成擴散層的製造方法。
如第16圖所示，沈積第3氧化膜111，形成第2氮化膜112。之後，由於柱狀矽層上部係被閘極絕緣膜及多晶矽閘極電極所覆蓋，故於被覆蓋前在柱狀矽層上部形成擴散層。
如第17圖所示，蝕刻第2氮化膜而使殘留為側牆狀。
如第18圖所示，植入As、P、或B等雜質，於第1柱狀矽層109上部形成擴散層113，於第1鰭狀矽層105上部形成擴散層115、116，於第2柱狀矽層110上部形成擴散層114，於第2鰭狀矽層106上部形成擴散層115、116。
如第19圖所示，去除第2氮化膜112和第3氧化膜111。
如第20圖所示進行熱處理。第1鰭狀矽層105上部與第2鰭狀矽層106上部的擴散層115、116係接觸而成為擴散層117。為了藉由以上步驟而作成為閘極後製，於第1柱狀矽層109上部、第1鰭狀矽層105上部和第1柱狀矽層109下部植入雜質而形成擴散層113、117，於第2柱狀矽層110上部、第2鰭狀矽層106上部和第2柱狀矽層110下部植入雜質而形成擴散層114、117。
其次，顯示為了作成為閘極後製，以多晶矽作成第1多晶矽閘極電極119b、第2多晶矽閘極電極119a及多晶矽閘極配線119c的製造方法。由於作成為閘極後製，於沈積層間絕緣膜後，會因化學機械研磨而使多晶矽閘極電極及多晶矽閘極配線露出，故必須採用不因化學機械研磨而導致柱狀矽層上部露出的方式。
如第21圖所示，形成閘極絕緣膜118，沈積多晶矽119，並予以平坦化。平坦化後的多晶矽119的上表面係作成為較第1柱狀矽層109上部的擴散層113之上的閘極絕緣膜118還高且較第2柱狀矽層110上部的擴散層114之上的閘極絕緣膜118還高的位置。藉此，由於作成為閘極後製於沈積層間絕緣膜後，在因化學機械研磨而使多晶矽閘極及多晶矽閘極配線露出時，則成為不會因化學機械研磨而使柱狀矽層上部露出的方式。
另外，沈積第3氮化膜120。該第3氮化膜120係於第1鰭狀矽層105上部與第2鰭狀矽層106上部形成矽化物時，為阻礙於第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c上部形成矽化物的膜。
如第22圖所示，形成用以形成第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c的第3阻劑121。較佳係使成為閘極配線的部分對於第1鰭狀矽層105與第2鰭狀矽層106正交。此乃為了減低閘極配線與基板間的寄生電容。
如第23圖所示，蝕刻第3氮化膜115，蝕刻多晶矽119，形成第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c。
如第24圖所示，蝕刻閘極絕緣膜118。
如第25圖所示，去除第3阻劑121。
藉由上述而顯示為了作成閘極後製，而以多晶矽形成
第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c的製造方法。形成第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c後的多晶矽的上表面係成為較第1柱狀矽層109上部的擴散層113之上的閘極絕緣膜118為高，且較第2柱狀矽層110上部的擴散層114之上的閘極絕緣膜118還高的位置。
其次，顯示於第1鰭狀矽層105上部的擴散層117上部與第2鰭狀矽層105上部的擴散層117上部形成矽化物的製造方法。
其特徵在於，在第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c的上部、以及第1柱狀矽層109上部的擴散層113、第2柱狀矽層110上部的擴散層114沒有形成矽化物。若欲作成於第1柱狀矽層109上部的擴散層113、第2柱狀矽層110上部的擴散層114形成矽化物則將增加製造步驟。
如第26圖所示，沈積第4氮化膜122。
如第27圖所示，蝕刻第4氮化膜122而使殘留成側牆(side wall)狀。
如第28圖所示，沈積Ni、Co等金屬，將矽化物123形成於第1鰭狀矽層105與第2鰭狀矽層106上部的擴散層117的上部。此時，第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c被第4氮化膜122、第3氮化膜120所覆蓋，第1柱狀矽層109上的
擴散層113與第2柱狀矽層110上的擴散層114由於被閘極絕緣膜118、第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c覆蓋，故沒有形成矽化物。
藉由上述而顯示於第1鰭狀矽層105上部的擴散層117上部與第2鰭狀矽層106上部的擴散層117的上部形成矽化物的製造方法。
其次，顯示沈積層間絕緣膜125，並使第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c露出，且蝕刻第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c後，沈積金屬126，形成第1金屬閘極電極126b、第2金屬閘極電極126a、及金屬閘極配線126c的閘極後製的製造方法。
如第29圖所示，為了保護矽化物123而沈積第5氮化膜124。
如第30圖所示，沈積層間絕緣膜125，藉由化學機械研磨而平坦化。
如第31圖所示，藉由化學機械研磨而使第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c露出。
如第32圖所示，蝕刻第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c。較佳為使用溼蝕刻。
如第33圖所示沈積金屬126，並平坦化，且於原為第
1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c的部份埋入金屬126。較佳為使用原子層沈積。
如第34圖所示，蝕刻金屬126，露出第1柱狀矽層109上部的擴散層113上的閘極絕緣膜118及第2柱狀矽層110上部的擴散層114上的閘極絕緣膜118。形成第1金屬閘極電極126b、第2金屬閘極電極126a、及金屬閘極配線126c。
顯示了沈積層間絕緣膜125，並使第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c露出，且將第1多晶矽閘極電極119b、第2多晶矽閘極電極119a、及多晶矽閘極配線119c蝕刻後，沈積金屬126，形成第1金屬閘極電極126b、第2金屬閘極電極126a、及金屬閘極配線126c的閘極後製的製造方法。
其次，顯示用以形成接觸部(contact)的製造方法。
由於在第1柱狀矽層109上部的擴散層113及第2柱狀矽層110上部的擴散層114上並未形成有矽化物，故接觸部與第1柱狀矽層109上部的擴散層113將成為直接連接，接觸部與第2柱狀矽層110上部的擴散層114即成為直接連接。
如第35圖所示，沈積層間絕緣膜127並平坦化。
如第36圖所示，於第1柱狀矽層109上部與第2柱狀矽層110上部形成用以形成接觸孔的第4阻劑128。
如第37圖所示，蝕刻層間絕緣膜127，形成接觸孔
129。
如第38圖所示，去除第4阻劑128。
如第39圖所示，在金屬閘極配線126c上、第1鰭狀矽層105與第2鰭狀矽層106上形成用以形成接觸孔的第5阻劑130。
如第40圖所示，蝕刻層間絕緣膜127、125而形成接觸孔131、132。
如第41圖所示，去除第5阻劑130。
如第42圖所示，蝕刻層間絕緣膜127與閘極絕緣膜118，使矽化物123與擴散層113、114露出。
如第43圖所示，沈積金屬，形成接觸部133、134、135。藉由上述而顯示用以形成接觸部的製造方法。由於在第1柱狀矽層109上部的擴散層113及第2柱狀矽層110上部的擴散層114上並未形成有矽化物，故接觸部134與第1柱狀矽層109上部的擴散層113將成為直接連接，接觸部134與第2柱狀矽層110上部的擴散層114將成為直接連接。
其次，顯示用以形成金屬配線層的製造方法。
如第44圖所示，沈積金屬136。
如第45圖所示，形成用以形成金屬配線的第6阻劑137、138、139。
如第46圖所示，蝕刻金屬136，形成金屬配線140、141、142。
如第47圖所示，去除第6阻劑137、138、139。
藉由上述而顯示用以形成金屬配線層的製造方法。
將上述製造方法的結果示於第1圖。
成為具有：第1鰭狀矽層105，形成於基板101上；第2鰭狀矽層106，形成於基板101上；第1絕緣膜107，前述第1鰭狀矽層105和第2鰭狀矽層106係於各自的端部連接而形成封閉迴路，前述第1絕緣膜107係形成於前述第1鰭狀矽層105和第2鰭狀矽層106的周圍；第1柱狀矽層109，形成於第1鰭狀矽層105上；第2柱狀矽層110，形成於第2鰭狀矽層106上；第1柱狀矽層109的寬度係與第1鰭狀矽層105的寬度相同；第2柱狀矽層110的寬度係與第2鰭狀矽層106的寬度相同；擴散層117，形成於第1鰭狀矽層105的上部與第1柱狀矽層109的下部；擴散層113，形成於第1柱狀矽層109的上部；擴散層117，形成於第2鰭狀矽層106的上部與第2柱狀矽層110的下部；擴散層114，形成於第2柱狀矽層110的上部；矽化物123，形成於第1鰭狀矽層105上部與第2鰭狀矽層106上部的擴散層117的上部；閘極絕緣膜118，形成於第1柱狀矽層109的周圍；第1金屬閘極電極126b，形成於閘極絕緣膜118的周圍；閘極絕緣膜118，形成於第2柱狀矽層110的周圍；第2金屬閘極電極126a，形成於閘極絕緣膜118的周圍；金屬閘極配線126c，延伸在與連接於第1金屬閘極電極126b與第2金屬閘極電極126a的第1鰭狀矽層105與第2鰭狀矽層106正交的方向；接觸部134，
形成在形成於第1柱狀矽層109上部的擴散層113上；以及接觸部134，形成在形成於第2柱狀矽層110上部的擴散層114上；且形成於第1柱狀矽層109上部的擴散層113與接觸部134直接連接；形成於第2柱狀矽層110上部的擴散層114與接觸部134直接連接的構造。
依據上述，即可提供減低閘極配線與基板間的寄生電容，為閘極後製工序，且由一個虛擬圖案形成二個電晶體的SGT製造方法及其結果的SGT構造。
101‧‧‧矽基板
102‧‧‧第2氧化膜、虛擬圖案
103‧‧‧第1阻劑
104‧‧‧第1氮化膜、第1氮化膜側牆
105‧‧‧第1鰭狀矽層
106‧‧‧第2鰭狀矽層
107‧‧‧第1絕緣膜
108‧‧‧第2阻劑
109‧‧‧第1柱狀矽層
110‧‧‧第2柱狀矽層
111‧‧‧第3氧化膜
112‧‧‧第2氮化膜
113、114、115、116、117‧‧‧擴散層
118‧‧‧閘極絕緣膜
119‧‧‧多晶矽
119a‧‧‧第2多晶矽閘極電極
119b‧‧‧第1多晶矽閘極電極
119c‧‧‧多晶矽閘極配線
120‧‧‧第3氮化膜
121‧‧‧第3阻劑
122‧‧‧第4氮化膜
123‧‧‧矽化物
124‧‧‧第5氮化膜
125、127‧‧‧層間絕緣膜
126、136‧‧‧金屬
126a‧‧‧第2金屬閘極電極
126b‧‧‧第1金屬閘極配線
126c‧‧‧金屬閘極配線
128‧‧‧第4阻劑
129、131、132‧‧‧接觸孔
130‧‧‧第5阻劑
133、134、135‧‧‧接觸部
137、138、139‧‧‧第6阻劑
140、141、142‧‧‧金屬配線
第1圖(a)係本發明的半導體裝置的平面圖。第1圖(b)為第1圖(a)的X-X’線的剖面圖。第1圖(c)為第1圖(a)的Y-Y’線的剖面圖。
第2圖(a)係本發明的半導體裝置的製造方法的平面圖。第2圖(b)為第2圖(a)的X-X’線的剖面圖。第2圖(c)為第2圖(a)的Y-Y’線的剖面圖。
第3圖(a)係本發明之半導體裝置的製造方法的平面圖。第3圖(b)為第3圖(a)的X-X’線的剖面圖。第3圖(c)為第3圖(a)的Y-Y’線的剖面圖。
第4圖(a)係本發明之半導體裝置的製造方法的平面圖。第4圖(b)為第4圖(a)的X-X’線的剖面圖。第4圖(c)為第4圖(a)的Y-Y’線的剖面圖。
第5圖(a)係本發明之半導體裝置的製造方法的平面圖。第5圖(b)為第5圖(a)的X-X’線的剖面圖。第5圖(c)為第5圖(a)的Y-Y’線的剖面圖。
第6圖(a)係本發明之半導體裝置的製造方法的平面圖。第6圖(b)為第6圖(a)的X-X’線的剖面圖。第6圖(c)為第6圖(a)的Y-Y’線的剖面圖。
第7圖(a)係本發明之半導體裝置的製造方法的平面圖。第7圖(b)為第7圖(a)的X-X’線的剖面圖。第7圖(c)為第7圖(a)的Y-Y’線的剖面圖。
第8圖(a)係本發明之半導體裝置的製造方法的平面圖。第8圖(b)為第8圖(a)的X-X’線的剖面圖。第8圖(c)為第8圖(a)的Y-Y’線的剖面圖。
第9圖(a)係本發明之半導體裝置的製造方法的平面圖。第9圖(b)為第9圖(a)的X-X’線的剖面圖。第9圖(c)為第9圖(a)的Y-Y’線的剖面圖。
第10圖(a)係本發明之半導體裝置的製造方法的平面圖。第10圖(b)為第10圖(a)的X-X’線的剖面圖。第10圖(c)為第10圖(a)的Y-Y’線的剖面圖。
第11圖(a)係本發明之半導體裝置的製造方法的平面圖。第11圖(b)為第11圖(a)的X-X’線的剖面圖。第11圖(c)為第11圖(a)的Y-Y’線的剖面圖。
第12圖(a)係本發明之半導體裝置的製造方法的平面圖。第12圖(b)為第12圖(a)的X-X’線的剖面圖。第12圖(c)為第12圖(a)的Y-Y’線的剖面圖。
第13圖(a)係本發明之半導體裝置的製造方法的平面圖。第13圖(b)為第13圖(a)的X-X’線的剖面圖。第13圖(c)為第13圖(a)的Y-Y’線的剖面圖。
第14圖(a)係本發明之半導體裝置的製造方法的平面圖。第14圖(b)為第14圖(a)的X-X’線的剖面圖。第14圖(c)為第14圖(a)的Y-Y’線的剖面圖。
第15圖(a)係本發明之半導體裝置的製造方法的平面圖。第15圖(b)為第15圖(a)的X-X’線的剖面圖。第15圖(c)為第15圖(a)的Y-Y’線的剖面圖。
第16圖(a)係本發明之半導體裝置的製造方法的平面圖。第16圖(b)為第16圖(a)的X-X’線的剖面圖。第16圖(c)為第16圖(a)的Y-Y’線的剖面圖。
第17圖(a)係本發明之半導體裝置的製造方法的平面圖。第17圖(b)為第17圖(a)的X-X’線的剖面圖。第17圖(c)為第17圖(a)的Y-Y’線的剖面圖。
第18圖(a)係本發明之半導體裝置的製造方法的平面圖。第18圖(b)為第18圖(a)的X-X’線的剖面圖。第18圖(c)為第18圖(a)的Y-Y’線的剖面圖。
第19圖(a)係本發明之半導體裝置的製造方法的平面圖。第19圖(b)為第19圖(a)的X-X’線的剖面圖。第19圖(c)為第19圖(a)的Y-Y’線的剖面圖。
第20圖(a)係本發明之半導體裝置的製造方法的平面圖。第20圖(b)為第20圖(a)的X-X’線的剖面圖。第20圖(c)為第20圖(a)的Y-Y’線的剖面圖。
第21圖(a)係本發明之半導體裝置的製造方法的平面圖。第21圖(b)為第21圖(a)的X-X’線的剖面圖。第21圖(c)為第21圖(a)的Y-Y’線的剖面圖。
第22圖(a)係本發明之半導體裝置的製造方法的平面圖。第22圖(b)為第22圖(a)的X-X’線的剖面圖。第22圖(c)為第22圖(a)的Y-Y’線的剖面圖。
第23圖(a)係本發明之半導體裝置的製造方法的平面圖。第23圖(b)為第23圖(a)的X-X’線的剖面圖。第23圖(c)為第23圖(a)的Y-Y’線的剖面圖。
第24圖(a)係本發明之半導體裝置的製造方法的平面圖。第24圖(b)為第24圖(a)的X-X’線的剖面圖。第24圖(c)為第24圖(a)的Y-Y’線的剖面圖。
第25圖(a)係本發明之半導體裝置的製造方法的平面圖。第25圖(b)為第25圖(a)的X-X’線的剖面圖。第25圖(c)為第25圖(a)的Y-Y’線的剖面圖。
第26圖(a)係本發明之半導體裝置的製造方法的平面圖。第26圖(b)為第26圖(a)的X-X’線的剖面圖。第26圖(c)為第26圖(a)的Y-Y’線的剖面圖。
第27圖(a)係本發明之半導體裝置的製造方法的平面圖。第27圖(b)為第27圖(a)的X-X’線的剖面圖。第27圖(c)為第27圖(a)的Y-Y’線的剖面圖。
第28圖(a)係本發明之半導體裝置的製造方法的平面圖。第28圖(b)為第28圖(a)的X-X’線的剖面圖。第28圖(c)為第28圖(a)的Y-Y’線的剖面圖。
第29圖(a)係本發明之半導體裝置的製造方法的平面圖。第29圖(b)為第29圖(a)的X-X’線的剖面圖。第29圖(c)為第29圖(a)的Y-Y’線的剖面圖。
第30圖(a)係本發明之半導體裝置的製造方法的平面圖。第30圖(b)為第30圖(a)的X-X’線的剖面圖。第30圖(c)為第30圖(a)的Y-Y’線的剖面圖。
第31圖(a)係本發明之半導體裝置的製造方法的平面圖。第31圖(b)為第31圖(a)的X-X’線的剖面圖。第31圖(c)為第31圖(a)的Y-Y’線的剖面圖。
第32圖(a)係本發明之半導體裝置的製造方法的平面圖。第32圖(b)為第32圖(a)的X-X’線的剖面圖。第32圖(c)為第32圖(a)的Y-Y’線的剖面圖。
第33圖(a)係本發明之半導體裝置的製造方法的平面圖。第33圖(b)為第33圖(a)的X-X’線的剖面圖。第33圖(c)為第33圖(a)的Y-Y’線的剖面圖。
第34圖(a)係本發明之半導體裝置的製造方法的平面圖。第34圖(b)為第34圖(a)的X-X’線的剖面圖。第34圖(c)為第34圖(a)的Y-Y’線的剖面圖。
第35圖(a)係本發明之半導體裝置的製造方法的平面圖。第35圖(b)為第35圖(a)的X-X’線的剖面圖。第35圖(c)為第35圖(a)的Y-Y’線的剖面圖。
第36圖(a)係本發明之半導體裝置的製造方法的平面圖。第36圖(b)為第36圖(a)的X-X’線的剖面圖。第36圖(c)為第36圖(a)的Y-Y’線的剖面圖。
第37圖(a)係本發明之半導體裝置的製造方法的平面圖。第37圖(b)為第37圖(a)的X-X’線的剖面圖。第37圖(c)為第37圖(a)的Y-Y’線的剖面圖。
第38圖(a)係本發明之半導體裝置的製造方法的平面圖。第38圖(b)為第38圖(a)的X-X’線的剖面圖。第38圖(c)為第38圖(a)的Y-Y’線的剖面圖。
第39圖(a)係本發明之半導體裝置的製造方法的平面圖。第39圖(b)為第39圖(a)的X-X’線的剖面圖。第39圖(c)為第39圖(a)的Y-Y’線的剖面圖。
第40圖(a)係本發明之半導體裝置的製造方法的平面圖。第40圖(b)為第40圖(a)的X-X’線的剖面圖。第40圖(c)為第40圖(a)的Y-Y’線的剖面圖。
第41圖(a)係本發明之半導體裝置的製造方法的平面圖。第41圖(b)為第41圖(a)的X-X’線的剖面圖。第41圖(c)為第41圖(a)的Y-Y’線的剖面圖。
第42圖(a)係本發明之半導體裝置的製造方法的平面圖。第42圖(b)為第42圖(a)的X-X’線的剖面圖。第42圖(c)為第42圖(a)的Y-Y’線的剖面圖。
第43圖(a)係本發明之半導體裝置的製造方法的平面圖。第43圖(b)為第43圖(a)的X-X’線的剖面圖。第43圖(c)為第43圖(a)的Y-Y’線的剖面圖。
第44圖(a)係本發明之半導體裝置的製造方法的平面圖。第44圖(b)為第44圖(a)的X-X’線的剖面圖。第44圖(c)為第44圖(a)的Y-Y’線的剖面圖。
第45圖(a)係本發明之半導體裝置的製造方法的平面圖。第45圖(b)為第45圖(a)的X-X’線的剖面圖。第45圖(c)為第45圖(a)的Y-Y’線的剖面圖。
第46圖(a)係本發明之半導體裝置的製造方法的平面圖。第46圖(b)為第46圖(a)的X-X’線的剖面圖。第46圖(c)為第46圖(a)的Y-Y’線的剖面圖。
第47圖(a)係本發明之半導體裝置的製造方法的平面圖。第47圖(b)為第47圖(a)的X-X’線的剖面圖。第47圖(c)為第47圖(a)的Y-Y’線的剖面圖。
101‧‧‧矽基板
105‧‧‧第1鰭狀矽層
106‧‧‧第2鰭狀矽層
107‧‧‧第1絕緣膜
109‧‧‧第1柱狀矽層
110‧‧‧第2柱狀矽層
113、114、117‧‧‧擴散層
118‧‧‧閘極絕緣膜
122‧‧‧第4氮化膜
123‧‧‧矽化物
124‧‧‧第5氮化膜
125、127‧‧‧層間絕緣膜
126、136‧‧‧金屬
126a‧‧‧第2金屬閘極電極
126b‧‧‧第1金屬閘極配線
126c‧‧‧金屬閘極配線
133、134、135‧‧‧接觸部
140、141、142‧‧‧金屬配線
Claims (7)
- 一種半導體裝置的製造方法，係具有：第1步驟，於基板上形成第1鰭狀矽層與第2鰭狀矽層，前述第1鰭狀矽層和第2鰭狀矽層係於各者的端部連接而形成封閉迴路，於前述第1鰭狀矽層與第2鰭狀矽層的周圍形成第1絕緣膜，於前述第1鰭狀矽層的上部形成第1柱狀矽層，於前述第2鰭狀矽層的上部形成第2柱狀矽層，前述第1柱狀矽層的寬度係與前述第1鰭狀矽層的寬度相同，前述第2柱狀矽層的寬度係與前述第2鰭狀矽層的寬度相同；第2步驟，前述第1步驟後，於前述第1柱狀矽層上部、前述第1鰭狀矽層上部及前述第1柱狀矽層下部植入雜質形成擴散層，於前述第2柱狀矽層上部、前述第2鰭狀矽層上部及前述第2柱狀矽層下部值入雜質形成擴散層；第3步驟，前述第2步驟後，作成閘極絕緣膜、第1多晶矽閘極電極、第2多晶矽閘極電極及多晶矽閘極配線，前述閘極絕緣膜覆蓋前述第1柱狀矽層與前述第2柱狀矽層的周圍和上部，前述第1多晶矽閘極電極與前述第2多晶矽閘極電極覆蓋閘極絕緣膜，前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線形成後的多晶矽的上表面為較前述第1柱狀矽層上部的前述擴散層上的前述閘極絕緣膜與前述第2柱狀矽層上部的前述擴散層上的前述閘極絕 緣膜更高的位置；第4步驟，前述第3步驟後，於前述第1鰭狀矽層上部的前述擴散層上部與前述第2鰭狀矽層上部的前述擴散層上部形成矽化物；第5步驟，前述第4步驟後，沈積層間絕緣膜，露出前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線，蝕刻前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線後，沈積金屬，形成第1金屬閘極電極、第2金屬閘極電極及金屬閘極配線，前述金屬閘極配線延伸於與連接於前述第1金屬閘極電極和第2金屬閘極電極的前述第1鰭狀矽層和第2鰭狀矽層正交的方向；以及第6步驟，前述第5步驟後，形成接觸部，前述第1柱狀矽層上部的前述擴散層與前述接觸部為直接連接，前述第2柱狀矽層上部的前述擴散層與前述接觸部為直接連接。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，於前述第1步驟中，為了於基板上形成虛擬圖案而沈積第2氧化膜，並形成用以形成虛擬圖案的第1阻劑，蝕刻前述第2氧化膜，形成虛擬圖案，去除前述第1阻劑，沈積第1氮化膜，蝕刻前述第1氮化膜使其殘留為側牆狀，於前述虛擬圖案周圍形成第1氮化膜側牆，去除前述虛擬圖案，以前述第1氮化膜側牆作為遮罩而蝕刻前述矽基板，形成在各者的端部連接而形成封 閉迴路的第1鰭狀矽層和第2鰭狀矽層，於前述第1鰭狀矽層與第2鰭狀矽層周圍形成第1絕緣膜，去除前述第1氮化膜側牆，回蝕前述第1絕緣膜，露出前述第1鰭狀矽層的上部與前述第2鰭狀矽層的上部，以正交於前述第1鰭狀矽層與前述第2鰭狀矽層的方式形成第2阻劑，蝕刻前述第1鰭狀矽層與前述第2鰭狀矽層，並去除前述第2阻劑，藉此以使前述第1鰭狀矽層與前述第2阻劑正交的部分成為第1柱狀矽層的方式形成前述第1柱狀矽層，以使前述第2鰭狀矽層與前述第2阻劑正交的部分成為前述第2柱狀矽層的方式形成第2柱狀矽層。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，於前述第1步驟後，前述第2步驟中，於第1步驟後的構造全體沈積第3氧化膜，形成第2氮化膜，蝕刻前述第2氮化膜且使其殘留為側牆狀，植入雜質，於第1柱狀矽層上部、第1鰭狀矽層上部、第2柱狀矽層上部及第2鰭狀矽層上部形成擴散層，去除前述第2氮化膜與前述第3氧化膜，進行熱處理。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，於前述第2步驟後，前述第3步驟中，以包圍矽柱的方式形成閘極絕緣膜，沈積多晶矽，以使平坦化後的前述多晶矽的上表面成為較前述第1柱狀矽層上部的擴散層上的前述閘極絕緣膜高且較前述第2柱狀矽層上部的擴散層上的前述閘極絕緣膜高的位置的方式 進行平坦化，沈積第3氮化膜，形成第1多晶矽閘極電極、第2多晶矽閘極電極、以及用以形成多晶矽閘極配線的第3阻劑，蝕刻前述第3氮化膜，蝕刻前述多晶矽，形成前述第1多晶矽閘極電極和前述第2多晶矽閘極電極及前述多晶矽閘極配線，蝕刻前述閘極絕緣膜，去除前述第3阻劑。
- 如申請專利範圍第4項所述之半導體裝置的製造方法，其中，於前述第3步驟後的構造全體，沈積第4氮化膜，蝕刻前述第4氮化膜且使其殘留成側牆狀，沈積金屬，於第1鰭狀矽層和第2鰭狀矽層上部的擴散層的上部形成矽化物。
- 如申請專利範圍第5項所述之半導體裝置的製造方法，其中，於前述第4步驟後的構造全體，沈積第5氮化膜，沈積層間絕緣膜，以化學機械研磨平坦化，以化學機械研磨使第1多晶矽閘極電極和第2多晶矽閘極電極以及多晶矽閘極配線露出，蝕刻前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線，沈積金屬，於具有前述第1多晶矽閘極電極和前述第2多晶矽閘極電極以及前述多晶矽閘極配線的部分埋設前述金屬，蝕刻前述金屬，使第1柱狀矽層上部的擴散層上的閘極絕緣膜和第2柱狀矽層上部的擴散層上的閘極絕緣膜露出，形成第1金屬閘極電極、第2金屬閘極電極、金屬閘極配線。
- 一種半導體裝置，係構成為具有： 第1鰭狀矽層，形成於基板上；第2鰭狀矽層，與形成於基板上之前述第1鰭狀矽層一起於各者的端部連接而形成封閉迴路；第1絕緣膜，形成於前述第1鰭狀矽層和前述第2鰭狀矽層的周圍；第1柱狀矽層，形成於前述第1鰭狀矽層上，且具有與前述第1鰭狀矽層的寬度相同的寬度；第2柱狀矽層，形成於前述第2鰭狀矽層上，且具有與前述第2鰭狀矽層的寬度相同的寬度；擴散層，形成於前述第1鰭狀矽層的上部與前述第1柱狀矽層的下部；擴散層，形成於前述第1柱狀矽層的上部；擴散層，形成於前述第2鰭狀矽層的上部與前述第2柱狀矽層的下部；擴散層，形成於前述第2柱狀矽層的上部；矽化物，形成於前述第1鰭狀矽層上部與前述第2鰭狀矽層上部的擴散層的上部；閘極絕緣膜，形成於前述第1柱狀矽層的周圍；第1金屬閘極電極，形成於前述閘極絕緣膜的周圍；閘極絕緣膜，形成於前述第2柱狀矽層的周圍；第2金屬閘極電極，形成於前述閘極絕緣膜的周圍；金屬閘極配線，延伸在與連接於前述第1金屬閘極 電極和前述第2金屬閘極電極的前述第1鰭狀矽層和前述第2鰭狀矽層正交的方向；接觸部，形成在形成於前述第1柱狀矽層上部的擴散層上；以及接觸部，形成在形成於前述第2柱狀矽層上部的擴散層上；且形成於前述第1柱狀矽層上部的擴散層與前述接觸部直接連接，形成於前述第2柱狀矽層上部的擴散層與前述接觸部直接連接。
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