TW201324627A - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Fujio Masuoka
Hiroki Nakamura
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Abstract

半導體裝置之製造方法係具有在矽基板(101)上形成平面狀矽層(107)、與第1及第2柱狀矽層(104、105)的步驟；形成閘極絕緣膜(109)，且在周圍堆積金屬膜(110)及多晶矽(111)並平坦化，再進行蝕刻而使第1及第2柱狀矽層的上部露出之步驟。進一步具有形成第1及第2絕緣膜邊壁(201、200)，且形成第1及第2閘極電極(117b、117a)與閘極配線(117c)的步驟；在第1柱狀矽層的上下部形成n型擴散層，且在第2柱狀矽層的上下部形成p型擴散層的步驟；在第1及第2絕緣膜邊壁與第1及第2閘極電極與閘極配線的側壁形成第3絕緣膜邊壁(202)的步驟；及形成矽化物(133)的步驟。

Description

半導體裝置之製造方法及半導體裝置
本發明係關於一種半導體裝置之製造方法及半導體裝置。
半導體積體電路中，尤其使用MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體(transistor)的積體電路，已經走向高積體化的一途。隨著此高積體化，其中所使用的MOS電晶體，其微細化已進展至奈米(nano)領域。當此種MOS電晶體的微細化進展時，會有難以抑制洩漏(leak)電流，且因為要求要確保必要的電流量，而極難以縮小電路之佔據面積的問題。為了解決此種問題，乃提出一種相對於基板將源極(source)、閘極(gate)、汲極(drain)配置於垂直方向，且使閘極電極包圍柱狀半導體層之構造的環繞式閘極電晶體(Surrounding Gate Transistor,SGT)(請參照例如專利文獻1、專利文獻2、專利文獻3)。
依據此技術，藉由在閘極電極使用金屬(metal)而非多晶矽(polysilicon)，即可抑制空乏化，並且可將閘極電極予以低電阻化。
然而，形成金屬閘極的後步驟，恆常需要設為考慮到因為金屬閘極所導致之金屬污染的製造步驟。
在以往之SGT的製造方法中，氮化膜硬遮罩(hard mask)係在形成形成為柱狀的矽柱，且形成矽柱下部的擴散層之後堆積閘極材料，之後再將閘極材料平坦化進行回蝕 (etch back)，而在矽柱與氮化膜硬遮罩的側壁形成絕緣膜邊壁(side wall)。之後，形成供閘極配線用的阻劑圖案(resist pattern)，且於將閘極材料蝕刻之後，將氮化膜硬遮罩去除，而在矽柱上部形成擴散層(請參照例如專利文獻4)。
在此種方法中，由於係在形成矽柱下部的擴散層之後形成閘極電極，且在矽柱上部形成擴散層，所以硼的擴散速度快，而砷的擴散速度慢，因此在構成為CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)SGT時，會難以對NMOS(Negative channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)、PMOS(Positive channel Metal Oxide Semiconductor，P通道金屬氧化物半導體)各者進行最佳的熱處理。
因此，就要個別形成矽柱下部、上部，且將氮化膜硬遮罩去除，故步驟數會增加。
此外，在以往之SGT的製造方法中，係在形成矽柱之後，於矽柱上部、下部形成擴散層，且堆積閘極材料。之後，在將閘極材料平坦化，進行回蝕，且於矽柱的側壁形成絕緣膜邊壁之後，將閘極材料進行蝕刻，且形成浮動閘極(floating gate)之後，將絕緣膜邊壁去除(請參照例如專利文獻5)。
在此種方法中，由於在將閘極材料進行蝕刻，且形成浮動閘極時，在矽柱上部僅存在閘極絕緣膜，因此在蝕刻中會有閘極絕緣膜被蝕刻，矽柱被蝕刻的可能。
此外，由於係在形成浮動閘極之後，將絕緣膜邊壁去除，因此步驟數會增加。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開平2-71556號公報
專利文獻2：日本特開平2-188966號公報
專利文獻3：日本特開平3-145761號公報
專利文獻4：日本特開2009-182317號公報
專利文獻5：日本特開2006-310651號公報
因此，本發明之目的在提供一種步驟數少，且在閘極的蝕刻中使矽柱上部受到保護的半導體裝置(SGT)之製造方法、及半導體裝置(SGT之構造)。
本發明之第1觀點之半導體裝置之製造方法係具有：第1步驟，在矽基板上形成平面狀矽層，且在前述平面狀矽層上形成第1柱狀矽層與第2柱狀矽層；第2步驟，於前述第1步驟之後，在前述第1及前述第2柱狀矽層周圍形成閘極絕緣膜，且在前述閘極絕緣膜周圍堆積金屬膜及多晶矽並且予以平坦化，且藉由進行蝕刻使前述第1及前述第2柱狀矽層的上部露出，在前述第1柱狀矽層的上部側壁形成第1絕緣膜邊壁(side wall)，在前述第2柱狀矽層的上部側壁形成第2絕緣膜邊壁，在 前述閘極絕緣膜周圍形成由金屬膜與多晶矽之疊層構造所構成的第1閘極電極與第2閘極電極，且形成連接於前述第1閘極電極與前述第2閘極電極的閘極配線；第3步驟，於前述第2步驟之後，在前述第1柱狀矽層的上部形成第1 n型擴散層，在前述第1柱狀矽層的下部與前述平面狀矽層的上部形成第2 n型擴散層，在前述第2柱狀矽層的上部形成第1 p型擴散層，且在前述第2柱狀矽層的下部與前述平面狀矽層的上部形成第2 p型擴散層；第4步驟，於前述第3步驟之後，在前述第1及前述第2絕緣膜邊壁與前述第1及前述第2閘極電極與前述閘極配線之側壁形成第3絕緣膜邊壁；及第5步驟，於前述第4步驟之後，在前述第1及前述第2 n型擴散層上與前述第1及前述第2 p型擴散層上與前述閘極配線上形成矽化物(silicide)。
較佳為在前述矽基板上形成用以形成前述第1及前述第2柱狀矽層的第1阻劑，將前述矽基板進行蝕刻，形成前述第1及前述第2柱狀矽層，且將前述第1阻劑去除，形成用以形成前述平面狀矽層的第2阻劑，且將前述矽基板進行蝕刻，形成前述平面狀矽層，且將前述第2阻劑予以去除。
較佳為在形成有形成於前述矽基板上的前述平面狀矽層、形成於前述平面狀矽層上的前述第1柱狀矽層、形成於前述平面狀矽層上的第2柱狀矽層、及在前述平面狀 矽層周圍形成有第1絕緣膜的構造中，在前述第1及前述第2柱狀矽層周圍形成前述閘極絕緣膜；在前述閘極絕緣膜周圍形成金屬膜，且堆積多晶矽並且進行平坦化，將前述多晶矽進行蝕刻，使前述金屬膜露出，且將前述多晶矽進行蝕刻，使前述第1及前述第2柱狀矽層的上部露出；將前述金屬膜進行蝕刻，堆積第2氧化膜與第1氮化膜，且將前述第1氮化膜蝕刻為邊壁狀，藉以形成氮化膜邊壁；前述第2氧化膜與前述氮化膜邊壁係成為前述第1及前述第2絕緣膜邊壁；為了形成前述第1及前述第2閘極電極與前述閘極配線，以覆蓋前述第1及前述第2柱狀矽層之上部的方式形成第3阻劑；將前述第2氧化膜進行蝕刻，且將前述多晶矽進行蝕刻，將前述金屬膜進行蝕刻，且在形成前述第1及前述第2閘極電極與前述閘極配線之後，將前述第3阻劑予以去除。
較佳為形成用以形成第1 n型擴散層與第2 n型擴散層的第4阻劑且注入砷，形成前述第1及前述第2 n型擴散層，將前述第4阻劑去除，且於堆積第3氧化膜之後進行熱處理；將前述第3氧化膜去除，將前述第2氧化膜與前述閘極絕緣膜進行蝕刻，前述第2氧化膜係被蝕刻殘存於前述 第1及前述第2柱狀矽層周圍而成為氧化膜邊壁；前述氧化膜邊壁與前述氮化膜邊壁係成為前述第1絕緣膜邊壁，並且前述氧化膜邊壁與前述氮化膜邊壁係成為前述第2絕緣膜邊壁；形成用以形成第1 p型擴散層與第2 p型擴散層的第5阻劑且注入硼，形成前述第1及前述第2 p型擴散層，且將前述第5阻劑予以去除並進行熱處理。
較佳為進一步堆積第2氮化膜，且將前述第2氮化膜蝕刻為邊壁狀，藉以形成成為第3絕緣膜邊壁的氮化膜邊壁。
此外，本發明之第2觀點之半導體裝置係具有：形成於矽基板上的平面狀矽層；形成於前述平面狀矽層上的第1及第2柱狀矽層；形成於前述第1柱狀矽層周圍的第1閘極絕緣膜；由形成於前述第1閘極絕緣膜周圍的金屬膜及多晶矽之疊層構造所構成的第1閘極電極；形成於前述第2柱狀矽層周圍的第2閘極絕緣膜；由形成於前述第2閘極絕緣膜周圍的金屬膜及多晶矽之疊層構造所構成的第2閘極電極；連接於前述第1及前述第2閘極電極的閘極配線；形成於前述第1柱狀矽層之上部的第1 n型擴散層；形成於前述第1柱狀矽層之下部與前述平面狀矽層之上部的第2 n型擴散層；形成於前述第2柱狀矽層之上部的第1 p型擴散層； 形成於前述第2柱狀矽層之下部與前述平面狀矽層之上部的第2 p型擴散層；形成於前述第1柱狀矽層之上部側壁與前述第1閘極電極上部的第1絕緣膜邊壁；形成於前述第2柱狀矽層之上部側壁與前述第2閘極電極上部的第2絕緣膜邊壁；形成於前述第1及前述第2絕緣膜邊壁與前述第1及前述第2閘極電極與前述閘極配線之側壁的第3絕緣膜邊壁；及形成於前述第1及前述第2 n型擴散層上與前述第1及前述第2 p型擴散層上、與閘極配線上的矽化物。
依據本發明，可提供一種步驟數少，且於閘極蝕刻中使矽柱上部受到保護之半導體裝置(SGT)之製造方法、及半導體裝置(SGT之構造)。
此外，由於同時形成矽柱下部擴散層、上部擴散層，因此可減少步驟數。
此外，由於為了形成第1及第2閘極電極與閘極配線，以覆蓋第1柱狀矽層之上部與第2柱狀矽層之上部之方式形成第3阻劑，因此第1及第2柱狀矽層的上部被第3阻劑所覆蓋，故防止蝕刻中閘極絕緣膜被蝕刻，柱狀矽層被蝕刻。
此外，第1閘極電極之上部係被第1絕緣膜邊壁所覆蓋，而側壁則被第3絕緣膜邊壁所覆蓋。第1絕緣膜邊壁 之側壁係被第3絶縁膜邊壁所覆蓋。因此，可防止形成於平面狀矽層上部之擴散層上的接觸窗(contact)在偏離位置於第1閘極電極側時，接觸窗與第1閘極電極短路。
與此相同，第2閘極電極之上部係被第2絕緣膜邊壁所覆蓋，而側壁則被第3絕緣膜邊壁所覆蓋。此外，第2絕緣膜邊壁之側壁係被第3絶縁膜邊壁所覆蓋。因此，可防止形成於平面狀矽層上部之擴散層上的接觸窗形成於第2閘極電極附近時，該接觸窗偏離位置於第2閘極電極側時，接觸窗與第2閘極電極短路。
以下一面參照第2圖至第48圖一面說明本發明之實施形態之具有SGT構造之半導體裝置之製造步驟。
(第1步驟)
以下顯示在矽基板101上形成平面狀矽層107，在平面狀矽層107上形成第1柱狀矽層105與第2柱狀矽層104的第1步驟。
首先，如第2圖所示，在矽基板101上形成用以形成第1柱狀矽層105與第2柱狀矽層104的第1阻劑102、103。
接著，如第3圖所示，將矽基板101進行蝕刻，形成第1柱狀矽層105與第2柱狀矽層104。
接下來，如第4圖所示，將第1阻劑102、103去除。
接下來，如第5圖所示，形成用以形成平面狀矽層107的第2阻劑106。
接下來，如第6圖所示，將矽基板101進行蝕刻，形成平面狀矽層107。
接下來，如第7圖所示，將第2阻劑106去除。
藉由以上所述，係顯示在矽基板101上形成平面狀矽層107，在平面狀矽層107上形成第1柱狀矽層105與第2柱狀矽層104的第1步驟。
接著，如第8圖所示，推積第1氧化膜108並且將其表面予以平坦化。
再者，如第9圖所示，將第1氧化膜108進行蝕刻，使之殘存於平面狀矽層107的周圍。
(第2步驟)
接著，顯示第2步驟，亦即如第10圖所示，在第1柱狀矽層105及第2柱狀矽層104周圍形成閘極絕緣膜109，在閘極絕緣膜109周圍堆積金屬膜110與多晶矽111並且將其表面平坦化，且藉由蝕刻使第1柱狀矽層105與第2柱狀矽層104的上部露出。然後，在第1柱狀矽層105之上部側壁形成第1絕緣膜邊壁201，在第2柱狀矽層104之上部側壁形成第2絕緣膜邊壁200，且在閘極絕緣周圍形成由金屬膜110及多晶矽111之疊層構造所構成的第1閘極電極117b與第2閘極電極117a。然後，形成連接於第1閘極電極117b與第2閘極電極117a之閘極配線117c的第2步驟。
首先，如第10圖所示，在第1柱狀矽層105及第2柱狀矽層104周圍形成閘極絕緣膜109。以在此之閘極絕 緣膜109的材質而言，係可使用氧化膜、氧化膜及氮化膜的疊層構造，氮化膜、或高電介質膜。
接著，如第11圖所示，在閘極絕緣膜109周圍形成金屬膜110。
在此的金屬膜110，係可使用鈦、氮化鈦、鉭、氮化鉭等之可用於閘極電極的金屬材料。
接下來，如第12圖所示，堆積多晶矽111並且將其表面平坦化。
接下來，如第13圖所示，將多晶矽111進行蝕刻。
接下來，如第14圖所示，將多晶矽111進行蝕刻，且使金屬膜110露出。
接下來，如第15圖所示，將多晶矽111進行蝕刻，且使第1柱狀矽層105及第2柱狀矽層的上部露出。
接下來，如第16圖所示，將金屬膜110進行蝕刻。在此，係以使用濕式蝕刻(wet etching)為佳。
接下來，如第17圖所示，堆積第2氧化膜112與第1氮化膜113。
接下來，如第18圖所示，藉由將第1氮化膜113蝕刻在2個柱狀體的側壁殘存為邊壁狀，且形成氮化膜邊壁114、115。在此，係由第2氧化膜112與氮化膜邊壁115形成第1絕緣膜邊壁201。此外，由第2氧化膜112與氮化膜邊壁114形成第2絕緣膜邊壁200。
接下來，如第19圖所示，為了形成第1閘極電極117b、第2閘極電極117a、閘極配線117c，以覆蓋第1柱狀矽層 105之上部與第2柱狀矽層104之上部之方式形成第3阻劑116。
此時，由於第1柱狀矽層105之上部與第2柱狀矽層104之上部係被第3阻劑所覆蓋，因此可防止在蝕刻中閘極絕緣膜109會被蝕刻，柱狀矽層會被蝕刻。
接下來，如第20圖所示，將第2氧化膜112進行蝕刻。
接下來，如第21圖所示，將多晶矽111進行蝕刻，將金屬膜110進行蝕刻，形成第1閘極電極117b、第2閘極電極117a、閘極配線117c。
接下來，如第22圖所示，將第3阻劑116去除。
接下來，如第23圖所示，為了將金屬膜110的殘渣去除，進行濕式蝕刻。此處理在不存在金屬膜110之殘渣的情形下可予以省略。
藉由以上所述，顯示了第2步驟，亦即，在第1柱狀矽層105及第2柱狀矽層104周圍形成閘極絕緣膜109，在閘極絕緣膜109周圍堆積金屬膜110與多晶矽111並且使其表面平坦化，且進一步藉由進行蝕刻使第1柱狀矽層105及第2柱狀矽層104的上部露出。然後，在第1柱狀矽層105的上部側壁形成第1絕緣膜邊壁201，在第2柱狀矽層104的上部側壁形成第2絕緣膜邊壁200。然後，在閘極絕緣膜109周圍形成由金屬膜110與多晶矽111之疊層構造所構成的第1閘極電極117b與第2閘極電極117a。之後，形成連接於第1閘極電極117b與第2閘極電 極117a的閘極配線117c的第2步驟。
(第3步驟)
接著顯示第3步驟，亦即，在第1柱狀矽層105的上部形成第1 n型擴散層119，在第1柱狀矽層105的下部與平面狀矽層107的上部形成第2 n型擴散層120。然後，在第2柱狀矽層104的上部形成第1 p型擴散層125，在第2柱狀矽層104的下部與平面狀矽層107的上部形成第2 p型擴散層126的第3步驟。
首先，如第24圖所示，形成用以形成第1 n型擴散層119與第2 n型擴散層120之第4阻劑118。
接著，如第25圖所示，注入砷，形成第1 n型擴散層119與第2 n型擴散層120。在此，亦可注入磷以取代砷。
接下來，如第26圖所示，將第4阻劑118去除，堆積第3氧化膜121。
接下來，參照第27圖，進行熱處理。在此，係以對NMOS SGT進行最佳化的熱處理為佳。
接下來，如第28圖所示，將第3氧化膜121去除，且將第2氧化膜112與閘極絕緣膜109進行蝕刻。第2氧化膜112係被蝕刻，殘存於第1柱狀矽層105周圍，成為氧化膜邊壁123，並且殘存於第2柱狀矽層104周圍，成為氧化膜邊壁122。因此，氧化膜邊壁123與氮化膜邊壁115成為第1絕緣膜邊壁201，並且氧化膜邊壁122與氮化膜邊壁114成為第2絕緣膜邊壁200。
接下來，如第29圖所示，形成用以形成第1 p型擴散層125與第2 p型擴散層126的第5阻劑124。
接下來，如第30圖所示，注入硼，形成第1 p型擴散層125與第2 p型擴散層126。
接下來，如第31圖所示，將第5阻劑124去除。
接下來，如第32圖所示，堆積第2氮化膜127。
接下來，參照第33圖，進行熱處理。在此，係以對PMOS SGT進行最佳化的熱處理為佳。
藉由以上所述，顯示了第3步驟，亦即，在第1柱狀矽層105的上部形成第1 n型擴散層119，在第1柱狀矽層105的下部與平面狀矽層107的上部形成第2 n型擴散層120。然後，在第2柱狀矽層104的上部形成第1 p型擴散層125，在第2柱狀矽層104的下部與平面狀矽層107的上部形成第2 p型擴散層126的第3步驟。
在上述實施例中，係於形成閘極電極後形成第1 n型擴散層與第2 n型擴散層與第1 p型擴散層與第2 p型擴散層。然而，不限定於此，亦可在形成柱狀矽層與平面狀矽層之後，在柱狀矽層的側壁形成邊壁，且於之後形成第1 n型擴散層與第2 n型擴散層，且進一步在之後形成第1 p型擴散層及第2 p型擴散層，再之後再形成閘極電極。
(第4步驟)
接著顯示在第1絕緣膜邊壁201、與第2絕緣膜邊壁200、與第1閘極電極117b、與第2閘極電極117a、與閘極配線117c的側壁形成第3絕緣膜邊壁202的第4步驟。
首先，如第34圖所示，將第2氮化膜127進行蝕刻，殘存成邊壁狀，形成氮化膜邊壁128、129、130。
在此，氮化膜邊壁128係成為第3絕緣膜邊壁202。
此時，第1閘極電極117b之上部係被第1絕緣膜邊壁201所覆蓋，而側壁則被第3絕緣膜邊壁202所覆蓋。此外，第1絕緣膜邊壁201的側壁係被第3絕緣膜邊壁202所覆蓋。因此，可防止形成於平面狀矽層上部之擴散層上的接觸窗，在偏離位置於第1閘極電極側時，接觸窗與第1閘極電極短路。
同樣地，第2閘極電極117a之上部係被第2絕緣膜邊壁200所覆蓋，而側壁則被第3絕緣膜邊壁202所覆蓋。此外，第2絕緣膜邊壁200的側壁係被第3絕緣膜邊壁202所覆蓋。因此，可防止形成於平面狀矽層上部之擴散層上的接觸窗形成於第2閘極電極117a附近的情形下，在該接觸窗偏離位置於第2閘極電極側時，接觸窗與第2閘極電極短路。
藉由以上所述，顯示了在第1絕緣膜邊壁201、第2絕緣膜邊壁200、第1閘極電極117b、第2閘極電極117a、閘極配線117c之側壁形成第3絕緣膜邊壁202的第4步驟。
(第5步驟)
接著顯示在第1 n型擴散層119上、第2 n型擴散層120上、第1 p型擴散層125、第2 p型擴散層126上、閘極配線117c上形成矽化物的第5步驟。
首先，如第35圖所示，堆積鎳或鈷之金屬並且進行 熱處理，將未反應的金屬去除。藉此，在第1 n型擴散層119上、第2 n型擴散層120上、第1 p型擴散層125、第2 p型擴散層126上、閘極配線117c上形成矽化物133、134、135、136、132、131、137。此時，第2 n型擴散層120與第2 p型擴散層126係藉由矽化物134、135連接。未將反相器(inverter)之輸出端子形成於矽柱下部時，可省略藉由矽化物連接第2 n型擴散層120與第2 p型擴散層126。
藉由以上所述，顯示了在前述第1 n型擴散層119上、前述第2 n型擴散層120上、第1 p型擴散層125、第2 p型擴散層126上、閘極配線117c上形成矽化物的第5步驟。
接著，如第36圖所示，堆積第3氮化膜138，且進一步堆積層間絕緣膜139並且使其表面平坦化。
接下來，如第37圖所示，在第1柱狀矽層105上與第2柱狀矽層104上形成用以形成接觸窗的第6阻劑140。
接下來，如第38圖所示，將層間絕緣膜139進行蝕刻，形成接觸窗孔142。
接下來，如第39圖所示，將第6阻劑140去除。
接下來，如第40圖所示，在閘極配線117c上、平面狀矽層107上，形成用以形成接觸窗的第7阻劑143。
接下來，如第41圖所示，將層間絕緣膜139進行蝕刻，形成接觸窗孔144、145。
接下來，如第42圖所示，將第7阻劑143去除。
接下來，如第43圖所示，將第3氮化膜138進行蝕 刻。
接下來，如第44圖所示，堆積金屬，形成接觸窗146、147、148、149。
接下來，如第45圖所示，堆積供金屬配線用的金屬150。
接下來，如第46圖所示，為形成金屬配線而形成第8阻劑151、152、153、154。
接下來，如第47圖所示，將金屬150進行蝕刻，形成金屬配線155、156、157、158。
接下來，如第48圖所示，將第8阻劑151、152、153、154去除。
藉由以上所述，顯示了步驟數少，且在閘極蝕刻中使矽柱上部受到保護之SGT的製造方法。
第1圖係顯示藉由上述製造方法所獲得之半導體裝置的構造。
如第1圖所示，半導體裝置係具有：形成於矽基板101上的平面狀矽層107；形成於前述平面狀矽層107上的第1柱狀矽層105；形成於前述平面狀矽層107上的第2柱狀矽層104；形成於前述第1柱狀矽層105周圍的閘極絕緣膜109；由形成於前述閘極絕緣膜109周圍的金屬膜110與多晶矽111之疊層構造所構成的第1閘極電極117b；形成於前述第2柱狀矽層104周圍的閘極絕緣膜109；由形成於前述閘極絕緣膜109周圍的金屬膜110與多 晶矽111之疊層構造所構成的第2閘極電極117a；連接於前述第1閘極電極117b與前述第2閘極電極117a的閘極配線117c；形成於前述第1柱狀矽層105之上部的第1 n型擴散層119；形成於前述第1柱狀矽層105之下部與前述平面狀矽層107之上部的第2 n型擴散層120；形成於前述第2柱狀矽層104之上部的第1 p型擴散層125；形成於前述第2柱狀矽層104之下部與前述平面狀矽層107之上部的第2 p型擴散層126；形成於前述第1柱狀矽層105之上部側壁與前述第1閘極電極117b上部的第1絕緣膜邊壁201；形成於前述第2柱狀矽層104之上部側壁與前述第2閘極電極117a上部的第2絕緣膜邊壁200；形成於前述第1絕緣膜邊壁201與前述第2絕緣膜邊壁200與前述第1閘極電極117b與前述第2閘極電極117a與前述閘極配線117c之側壁的第3絕緣膜邊壁202；及形成於前述第1 n型擴散層119上與前述第2 n型擴散層120上與前述第1 p型擴散層125與前述第2 p型擴散層126上、與閘極配線117c上的矽化物133、134、135、136、132、131、137。
此時，第1閘極電極117b之上部係被第1絕緣膜邊壁201所覆蓋，側壁則被第3絕緣膜邊壁202所覆蓋。此 外，第1絕緣膜邊壁201之側壁係被第3絕緣膜邊壁202所覆蓋。因此，可防止形成於平面狀矽層上部之擴散層上的接觸窗140，在偏離位置於第1閘極電極117b側時，接觸窗149與第1閘極電極117b短路。
此外，同樣地，第2閘極電極117a之上部係被第2絕緣膜邊壁200所覆蓋，側壁則被第3絕緣膜邊壁202所覆蓋。此外，第2絕緣膜邊壁200之側壁係被第3絕緣膜邊壁202所覆蓋。因此，可防止形成於平面狀矽層上部之擴散層上的接觸窗形成於第2閘極電極117a附近之情形下，於該接觸窗偏離位置於第2閘極電極117a側時，接觸窗與第2閘極電極117a短路。
另外，本發明在不脫離本發明之廣義精神與範圍下，可作各種實施形態及變形。此外，上述實施形態僅係用以說明本發明之一實施例，非用以限定本發明之範圍。
例如，在上述實施例中，將p型(包括p+型)與n型(包括n+型)分別設為相反導電型之半導體裝置的製造方法、及藉此所獲得之半導體裝置當然亦包括在本發明之技術範圍中。
101‧‧‧矽基板
102、103‧‧‧第1阻劑
104‧‧‧第2柱狀矽層
105‧‧‧第1柱狀矽層
106‧‧‧第2阻劑
107‧‧‧平面狀矽層
108‧‧‧第1氧化膜
109‧‧‧閘極絕緣膜
110‧‧‧金屬膜
111‧‧‧多晶矽
112‧‧‧第2氧化膜
113‧‧‧第1氮化膜
114、115‧‧‧氮化膜邊壁
116‧‧‧第3阻劑
117a‧‧‧第2閘極電極
117b‧‧‧第1閘極電極
117c‧‧‧閘極配線
118‧‧‧第4阻劑
119‧‧‧第1 n型擴散層
120‧‧‧第2 n型擴散層
121‧‧‧第3氧化膜
122、123‧‧‧氧化膜邊壁
124‧‧‧第5阻劑
125‧‧‧第1 p型擴散層
126‧‧‧第2 p型擴散層
127‧‧‧第2氮化膜
128、129、130‧‧‧氮化膜邊壁
131、32、133、134、136、136、137‧‧‧矽化物
138‧‧‧第3氮化膜
139‧‧‧層閘絕緣膜
140‧‧‧第6阻劑
141、142、144、145‧‧‧接觸窗孔
143‧‧‧第7阻劑
146、147、148、149‧‧‧接觸窗
150‧‧‧金屬
151、152、153、154‧‧‧第8阻劑
155、156、157、158‧‧‧金屬配線
200‧‧‧第2絕緣膜邊壁
201‧‧‧第1絕緣膜邊壁
202‧‧‧第3絕緣膜邊壁
第1圖(a)係為本發明之實施形態之半導體裝置的平面圖，(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第2圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為 (a)之Y-Y’線的剖面圖。
第3圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第4圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第5圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第6圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第7圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第8圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第9圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第10圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為 (a)之Y-Y’線的剖面圖。
第11圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第12圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第13圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第14圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第15圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第16圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第17圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第18圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為 (a)之Y-Y’線的剖面圖。
第19圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第20圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第21圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第22圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第23圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第24圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第25圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第26圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為 (a)之Y-Y’線的剖面圖。
第27圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第28圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第29圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第30圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第31圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第32圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第33圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第34圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為 (a)之Y-Y’線的剖面圖。
第35圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第36圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第37圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第38圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第39圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第40圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第41圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第42圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為 (a)之Y-Y’線的剖面圖。
第43圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第44圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第45圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第46圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第47圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
第48圖(a)係為顯示本實施形態之半導體裝置之製造方法的平面圖。(b)係為(a)之X-X’線的剖面圖。(c)係為(a)之Y-Y’線的剖面圖。
101‧‧‧矽基板
104‧‧‧第2柱狀矽層
105‧‧‧第1柱狀矽層
107‧‧‧平面狀矽層
108‧‧‧第1氧化膜
109‧‧‧閘極絕緣膜
110‧‧‧金屬膜
111‧‧‧多晶矽
114、115‧‧‧氮化膜邊壁
117a‧‧‧第2閘極電極
117b‧‧‧第1閘極電極
117c‧‧‧閘極配線
119‧‧‧第1 n型擴散層
120‧‧‧第2 n型擴散層
122、123‧‧‧氧化膜邊壁
125‧‧‧第1 p型擴散層
126‧‧‧第2 p型擴散層
128、129、130‧‧‧氮化膜邊壁
131、132、133、136、137‧‧‧矽化物
138‧‧‧第3氮化膜
139‧‧‧層間絕緣膜
146、147、148、149‧‧‧接觸窗
155、156、157、158‧‧‧金屬配線
200‧‧‧第2絕緣膜邊壁
201‧‧‧第1絕緣膜邊壁
202‧‧‧第3絕緣膜邊壁

Claims (6)

  1. 一種半導體裝置之製造方法，係具有：第1步驟，在矽基板上形成平面狀矽層，且在前述平面狀矽層上形成第1柱狀矽層與第2柱狀矽層；第2步驟，於前述第1步驟之後，在前述第1及前述第2柱狀矽層周圍形成閘極絕緣膜，且在前述閘極絕緣膜周圍堆積金屬膜及多晶矽並且予以平坦化，且藉由進行蝕刻使前述第1及前述第2柱狀矽層的上部露出，在前述第1柱狀矽層的上部側壁形成第1絕緣膜邊壁，在前述第2柱狀矽層的上部側壁形成第2絕緣膜邊壁，在前述閘極絕緣膜周圍形成由金屬膜與多晶矽之疊層構造所構成的第1閘極電極與第2閘極電極，且形成連接於前述第1閘極電極與前述第2閘極電極的閘極配線；第3步驟，於前述第2步驟之後，在前述第1柱狀矽層的上部形成第1 n型擴散層，在前述第1柱狀矽層的下部與前述平面狀矽層的上部形成第2 n型擴散層，在前述第2柱狀矽層的上部形成第1 p型擴散層，且在前述第2柱狀矽層的下部與前述平面狀矽層的上部形成第2 p型擴散層；第4步驟，於前述第3步驟之後，在前述第1及前述第2絕緣膜邊壁與前述第1及前述第2閘極電極與前述閘極配線之側壁形成第3絕緣膜邊壁；及第5步驟，於前述第4步驟之後，在前述第1及前 述第2 n型擴散層上與前述第1及前述第2 p型擴散層上與前述閘極配線上形成矽化物(silicide)。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，在前述矽基板上形成用以形成前述第1及前述第2柱狀矽層的第1阻劑，將前述矽基板進行蝕刻，形成前述第1及前述第2柱狀矽層，且將前述第1阻劑去除，形成用以形成前述平面狀矽層的第2阻劑，且將前述矽基板進行蝕刻，形成前述平面狀矽層，且將前述第2阻劑予以去除。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，在形成有形成於前述矽基板上的前述平面狀矽層、形成於前述平面狀矽層上的前述第1柱狀矽層、形成於前述平面狀矽層上的第2柱狀矽層、及在前述平面狀矽層周圍之第1絕緣膜的構造中，在前述第1及前述第2柱狀矽層周圍形成前述閘極絕緣膜；在前述閘極絕緣膜周圍形成金屬膜，且堆積多晶矽並且進行平坦化，將前述多晶矽進行蝕刻，使前述金屬膜露出，且將前述多晶矽進行蝕刻，使前述第1及前述第2柱狀矽層的上部露出；將前述金屬膜進行蝕刻，堆積第2氧化膜與第1氮化膜，且將前述第1氮化膜蝕刻為邊壁狀，藉以形成氮化膜邊壁；前述第2氧化膜與前述氮化膜邊壁係成為前述第1及前述第2絕緣膜邊壁； 為了形成前述第1及前述第2閘極電極與前述閘極配線，以覆蓋前述第1及前述第2柱狀矽層之上部的方式形成第3阻劑；將前述第2氧化膜進行蝕刻，且將前述多晶矽進行蝕刻，將前述金屬膜進行蝕刻，且在形成前述第1及前述第2閘極電極與前述閘極配線之後，將前述第3阻劑予以去除。
  4. 如申請專利範圍第3項所述之半導體裝置之製造方法，其中，形成用以形成第1 n型擴散層與第2 n型擴散層的第4阻劑且注入砷，形成前述第1及前述第2 n型擴散層，將前述第4阻劑去除，且於堆積第3氧化膜之後進行熱處理；將前述第3氧化膜去除，將前述第2氧化膜與前述閘極絕緣膜進行蝕刻，前述第2氧化膜係被蝕刻而殘存於前述第1及前述第2柱狀矽層周圍而成為氧化膜邊壁；前述氧化膜邊壁與前述氮化膜邊壁係成為前述第1絕緣膜邊壁，並且前述氧化膜邊壁與前述氮化膜邊壁係成為前述第2絕緣膜邊壁；形成用以形成第1 p型擴散層與第2 p型擴散層的第5阻劑且注入硼，形成前述第1及前述第2 p型擴散層，且將前述第5阻劑予以去除並進行熱處理。
  5. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，進一步堆積第2氮化膜，且將前述第2氮化 膜蝕刻為邊壁狀，藉以形成成為第3絕緣膜邊壁的氮化膜邊壁。
  6. 一種半導體裝置，係具有：形成於矽基板上的平面狀矽層；形成於前述平面狀矽層上的第1及第2柱狀矽層；形成於前述第1柱狀矽層周圍的第1閘極絕緣膜；由形成於前述第1閘極絕緣膜周圍的金屬膜及多晶矽之疊層構造所構成的第1閘極電極；形成於前述第2柱狀矽層周圍的第2閘極絕緣膜；由形成於前述第2閘極絕緣膜周圍的金屬膜及多晶矽之疊層構造所構成的第2閘極電極；連接於前述第1及前述第2閘極電極的閘極配線；形成於前述第1柱狀矽層之上部的第1 n型擴散層；形成於前述第1柱狀矽層之下部與前述平面狀矽層之上部的第2 n型擴散層；形成於前述第2柱狀矽層之上部的第1 p型擴散層；形成於前述第2柱狀矽層之下部與前述平面狀矽層之上部的第2 p型擴散層；形成於前述第1柱狀矽層之上部側壁與前述第1閘極電極上部的第1絕緣膜邊壁；形成於前述第2柱狀矽層之上部側壁與前述第2閘極電極上部的第2絕緣膜邊壁； 形成於前述第1及前述第2絕緣膜邊壁與前述第1及前述第2閘極電極與前述閘極配線之側壁的第3絕緣膜邊壁；及形成於前述第1及前述第2 n型擴散層上與前述第1及前述第2 p型擴散層上、與閘極配線上的矽化物。
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WO2009096001A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
JP4577592B2 (ja) * 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5323610B2 (ja) * 2009-08-18 2013-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP4987926B2 (ja) * 2009-09-16 2012-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5031809B2 (ja) * 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
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