JPWO2013088520A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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Abstract

半導体装置の製造方法は、シリコン基板（101）上に平面状シリコン層（107）と、第１及び第２の柱状シリコン層（104,105）を形成する工程と、ゲート絶縁膜（109）を形成し、周囲に金属膜（110）及びポリシリコン（111）を堆積、平坦化し、エッチングすることで第１及び第２の柱状シリコン層の上部を露出させる。そして、第１及び第２の絶縁膜サイドウォール（201、200）を形成し、第１及び第２のゲート電極（117b、117a）とゲート配線（117c）を形成する工程と、第１の柱状シリコン層の上下部にｎ型拡散層を形成し、第２の柱状シリコン層の上下部にｐ型拡散層を形成する工程と、第１及び第２の絶縁膜サイドウォールと第１及び第２のゲート電極とゲート配線の側壁とに第３の絶縁膜サイドウォール（202）を形成する工程と、シリサイド（133）を形成する工程と、を有する。

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
この技術によれば、ゲート電極に、ポリシリコンではなくメタルを用いることにより、空乏化を抑制できるとともに、ゲート電極を低抵抗化することができる。
しかしながら、メタルゲートを形成した後工程は、常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。
このような方法では、シリコン柱下部の拡散層を形成した後、ゲート電極を形成し、シリコン柱上部に拡散層を形成することから、ボロンは拡散速度が速く、砒素は拡散速度が遅いために、いわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor) ＳＧＴとしたとき、ＮＭＯＳ(Negative channel Metal Oxide Semiconductor)，ＰＭＯＳ(Positive channel Metal Oxide Semiconductor)それぞれに対して最適な熱処理を行うことが困難となる。
従って、シリコン柱下部、上部を別々に形成し、窒化膜ハードマスクを除去することになるため、工程数が増加してしまう。
また、従来のＳＧＴの製造方法では、シリコン柱を形成後、シリコン柱上部、下部に拡散層を形成し、ゲート材料を堆積する。その後、ゲート材料を平坦化、エッチバックをし、シリコン柱の側壁に絶縁膜サイドウォールを形成した後、ゲート材料をエッチングし、フローティングゲートを形成した後、絶縁膜サイドウォールを除去している（例えば、特許文献５を参照）。
このような方法では、ゲート材料をエッチングし、フローティングゲートを形成する際に、シリコン柱上部にはゲート絶縁膜だけが存在するので、エッチング中にゲート絶縁膜がエッチングされ、シリコン柱がエッチングされる可能性がある。
また、フローティングゲートを形成後、絶縁膜サイドウォールを除去するため、工程数が増加してしまう。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報 特開２００６−３１０６５１号公報
そこで、本発明は、工程数が少なく、ゲートのエッチング中にシリコン柱上部が保護される半導体装置（ＳＧＴ）の製造方法、及び、半導体装置（ＳＧＴの構造）を提供することを目的とする。
本発明の第１の観点に係る半導体装置の製造方法は、
シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、前記第１及び前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコンを堆積するとともに平坦化をし、エッチングを行うことにより前記第１及び前記第２の柱状シリコン層の上部とを露出し、前記第１の柱状シリコン層の上部側壁に第１の絶縁膜サイドウォールを形成し、前記第２の柱状シリコン層の上部側壁に第２の絶縁膜サイドウォールを形成し、前記ゲート絶縁膜の周囲に金属膜とポリシリコンの積層構造からなる第１のゲート電極と第２のゲート電極とを形成し、前記第１のゲート電極と前記第２のゲート電極とに接続されたゲート配線を形成する第２の工程と、
前記第２の工程の後、前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第３の工程と、
前記第３の工程の後、前記第１及び前記第２の絶縁膜サイドウォールと前記第１及び前記第２のゲート電極と前記ゲート配線の側壁とに第３の絶縁膜サイドウォールを形成する第４の工程と、
前記第４の工程の後、前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層上と前記ゲート配線上とにシリサイドを形成する第５の工程と、を有する、
ことを特徴とする。
前記シリコン基板上に前記第１及び前記第２の柱状シリコン層を形成するための第１のレジストを形成し、前記シリコン基板をエッチングし、前記第１及び前記第２の柱状シリコン層とを形成し、前記第１のレジストを除去し、前記平面状シリコン層を形成するための第２のレジストを形成し、前記シリコン基板をエッチングし、前記平面状シリコン層を形成し、前記第２のレジストを除去する、
ことが好ましい。
前記シリコン基板上に形成された前記平面状シリコン層と、前記平面状シリコン層上に形成された前記第１の柱状シリコン層と、前記平面状シリコン層上に形成された第２の柱状シリコン層と、前記平面状シリコン層の周囲に第１の絶縁膜が形成された構造において、前記第１及び前記第２の柱状シリコン層の周囲に前記ゲート絶縁膜が形成され、
前記ゲート絶縁膜の周囲に金属膜を形成し、ポリシリコンを堆積するとともに平坦化し、前記ポリシリコンをエッチングし、前記金属膜を露出させ、前記ポリシリコンをエッチングし、前記第１及び前記第２の柱状シリコン層の上部とを露出し、
前記金属膜をエッチングし、第２の酸化膜と第１の窒化膜とを堆積し、前記第１の窒化膜をサイドウォール状にエッチングすることで、窒化膜サイドウォールを形成し、
前記第２の酸化膜と前記窒化膜サイドウォールとが前記第１及び前記第２の絶縁膜サイドウォールとなり、
前記第１及び前記第２のゲート電極と前記ゲート配線とを形成するために、前記第１及び前記第２の柱状シリコン層の上部を覆うように第３のレジストを形成し、
前記第２の酸化膜をエッチングし、前記ポリシリコンをエッチングし、前記金属膜をエッチングし、前記第１及び前記第２のゲート電極と前記ゲート配線とを形成した後、前記第３のレジストを除去する、
ことが好ましい。
第１のｎ型拡散層と第２のｎ型拡散層とを形成するための第４のレジストを形成し、砒素を注入し、前記第１及び前記第２のｎ型拡散層とを形成し、前記第４のレジストを除去し、第３の酸化膜を堆積した後、熱処理を行い、
前記第３の酸化膜を除去し、前記第２の酸化膜と前記ゲート絶縁膜とをエッチングし、前記第２の酸化膜は、エッチングされ、前記第１及び前記第２の柱状シリコン層の周囲に残存し酸化膜サイドウォールとなり、
前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第１の絶縁膜サイドウォールとなるとともに、前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第２の絶縁膜サイドウォールとなり、
第１のｐ型拡散層と第２のｐ型拡散層とを形成するための第５のレジストを形成し、ボロンを注入し、前記第１及び前記第２のｐ型拡散層を形成し、前記第５のレジストを除去し、を堆積した後、熱処理を行う、
ことが好ましい。
第２の窒化膜をさらに堆積し、前記第２の窒化膜をサイドウォール状にエッチングすることで、第３の絶縁膜サイドウォールとなる窒化膜サイドウォールを形成する、
ことが好ましい。
また、本発明の第２の観点に係る半導体装置は、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された金属膜及びポリシリコンの積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された金属膜及びポリシリコンの積層構造からなる第２のゲート電極と、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された第１の絶縁膜サイドウォールと、
前記第２の柱状シリコン層の上部側壁と前記第２のゲート電極上部とに形成された第２の絶縁膜サイドウォールと、
前記第１及び前記第２の絶縁膜サイドウォールと前記第１及び前記第２のゲート電極と前記ゲート配線の側壁とに形成された第３の絶縁膜サイドウォールと、
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層上と、ゲート配線上に形成されたシリサイドと、を有する、
ことを特徴とする。
本発明によれば、工程数が少なく、ゲートのエッチング中にシリコン柱上部が保護される半導体装置（ＳＧＴ）の製造方法、及び、半導体装置（ＳＧＴの構造）を提供することができる。
また、シリコン柱下部拡散層、上部拡散層を同時に形成するため、工程数を低減することができる。
また、第１及び第２のゲート電極とゲート配線とを形成するために、第１の柱状シリコン層の上部と第２の柱状シリコン層の上部とを覆うように第３のレジストを形成するため、第１及び第２の柱状シリコン層の上部とが第３のレジストで覆われるので、エッチング中にゲート絶縁膜がエッチングされ、柱状シリコン層がエッチングされることが防止される。
また、第１のゲート電極は、上部が第１の絶縁膜サイドウォールに覆われ、側壁が第３の絶縁膜サイドウォールに覆われている。第１の絶縁膜サイドウォールの側壁は第３の絶縁膜サイドウォールに覆われている。従って、平面状シリコン層上部の拡散層上に形成するコンタクトが、第１のゲート電極側に位置ずれしたとき、第１のゲート電極とコンタクトが短絡することを防止できる。
これと同様に、第２のゲート電極は、上部が第２の絶縁膜サイドウォールで覆われ、側壁が第３の絶縁膜サイドウォールで覆われる。また、第２の絶縁膜サイドウォールの側壁は第３の絶縁膜サイドウォールで覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクトが第２のゲート電極の近傍に形成されたとき、そのコンタクトが第２のゲート電極側に位置ずれしたとき、第２のゲート電極とコンタクトが短絡することが防止される。
（ａ）は本発明の実施形態に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２〜図４８を参照しながら説明する。
（第１の工程）
以下に、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上とに、第１の柱状シリコン層１０５と第２の柱状シリコン層１０４と、を形成する第１の工程を示す。
まず、図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成するための第１のレジスト１０２、１０３を形成する。
次に、図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成する。
続いて、図４に示すように、第１のレジスト１０２、１０３を除去する。
続いて、図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。
続いて、図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。
続いて、図７に示すように、第２のレジスト１０６を除去する。
以上により、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上とに、第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成する第１の工程が示された。
次に、図８に示すように、第１の酸化膜１０８を堆積するとともにその表面を平坦化する。
そして、図９に示すように、第１の酸化膜１０８をエッチングし、平面状シリコン層１０７の周囲に残存させる。
（第２の工程）
次に、第２の工程、即ち、図９に示すように、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の周囲にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９の周囲に金属膜１１０とポリシリコン１１１とを堆積するとともにその表面を平坦化し、エッチングすることにより第１の柱状シリコン層１０５と第２の柱状シリコン層１０４の上部とを露出させる。そして、第１の柱状シリコン層１０５の上部側壁に第１の絶縁膜サイドウォール２０１を形成し、第２の柱状シリコン層１０４の上部側壁に第２の絶縁膜サイドウォール２００を形成し、ゲート絶縁膜の周囲に金属膜１１０及びポリシリコン１１１の積層構造からなる第１のゲート電極１１７ｂと第２のゲート電極１１７ａとを形成する。そして、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとに接続されたゲート配線１１７ｃを形成する第２の工程を示す。
まず、図１０に示すように、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の周囲にゲート絶縁膜１０９を形成する。ここでのゲート絶縁膜１０９の材質としては、酸化膜、酸化膜及び窒化膜の積層構造、窒化膜、または、高誘電体膜が使用できる。
次に、図１１に示すように、ゲート絶縁膜１０９の周囲に金属膜１１０を形成する。
ここでの金属膜１１０には、チタン、窒化チタン、タンタル、窒化タンタルなどのゲート電極に使用しうる金属材料が使用できる。
続いて、図１２に示すように、ポリシリコン１１１を堆積するとともにその表面を平坦化する。
続いて、図１３に示すように、ポリシリコン１１１をエッチングする。
続いて、図１４に示すように、ポリシリコン１１１をエッチングし、金属膜１１０を露出させる。
続いて、図１５に示すように、ポリシリコン１１１をエッチングし、第１の柱状シリコン層１０５及び第２の柱状シリコン層の上部を露出させる。
続いて、図１６に示すように、金属膜１１０をエッチングする。ここでは、ウエットエッチングを用いることが好ましい。
続いて、図１７に示すように、第２の酸化膜１１２と第１の窒化膜１１３とを堆積する。
続いて、図１８に示すように、第１の窒化膜１１３をエッチングすることで２つの柱状体の側壁にサイドウォール状に残存させ、窒化膜サイドウォール１１４、１１５を形成する。ここでは、第１の酸化膜１１２と窒化膜サイドウォール１１５とから第１の絶縁膜サイドウォール２０１が形成される。また、第１の酸化膜１１２と窒化膜サイドウォール１１４とから第２の絶縁膜サイドウォール２００が形成される。
続いて、図１９に示すように、第１のゲート電極１１７ｂと、第２のゲート電極１１７ａと、ゲート配線１１７ｃと、を形成するために、第１の柱状シリコン層１０５の上部と第２の柱状シリコン層１０４の上部とを覆うように第３のレジスト１１６を形成する。
このとき、第１の柱状シリコン層１０５の上部と第２の柱状シリコン層１０４の上部とが第３のレジストで覆われるので、エッチング中にゲート絶縁膜１０９がエッチングされてしまい、柱状シリコン層がエッチングされることが防止される。
続いて、図２０に示すように、第２の酸化膜１１２をエッチングする。
続いて、図２１に示すように、ポリシリコン１１１をエッチングし、金属膜１１０をエッチングし、第１のゲート電極１１７ｂと、第２のゲート電極１１７ａと、ゲート配線１１７ｃと、を形成する。
続いて、図２２に示すように、第３のレジスト１１６を除去する。
続いて、図２３に示すように、金属膜１１０の残渣を除去するためにウエットエッチングを行う。この処理は、金属膜１１０の残渣が存在しない場合には省略できる。
以上により、第２の工程、即ち、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の周囲にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９の周囲に金属膜１１０とポリシリコン１１１とを堆積するとともにその表面を平坦化し、さらにエッチングを行うことによって第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の上部を露出させる。そして、第１の柱状シリコン層１０５の上部側壁に第１の絶縁膜サイドウォール２０１を形成し、第２の柱状シリコン層１０４の上部側壁に第２の絶縁膜サイドウォール２００を形成する。そして、ゲート絶縁膜１０９の周囲に金属膜１１０とポリシリコン１１１の積層構造からなる第１のゲート電極１１７ｂと第２のゲート電極１１７ａを形成する。その後、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとに接続されたゲート配線１１７ｃを形成する第２の工程が示された。
（第３の工程）
次に、第３の工程、即ち、第１の柱状シリコン層１０５の上部に第１のｎ型拡散層１１９を形成し、第１の柱状シリコン層１０５の下部と平面状シリコン層１０７の上部とに第２のｎ型拡散層１２０を形成する。そして、第２の柱状シリコン層１０４の上部に第１のｐ型拡散層１２５を形成し、第２の柱状シリコン層１０４の下部と平面状シリコン層１０７の上部とに第２のｐ型拡散層１２６を形成する第３の工程を示す。
まず、図２４に示すように、第１のｎ型拡散層１１９と第２のｎ型拡散層１２０とを形成するための第４のレジスト１１８を形成する。
次に、図２５に示すように、砒素を注入し、第１のｎ型拡散層１１９と第２のｎ型拡散層１２０とを形成する。ここでは、砒素の代わりにリンを注入することもできる。
続いて、図２６に示すように、第４のレジスト１１８を除去し、第３の酸化膜１２１を堆積する。
続いて、図２７を参照して、熱処理を行う。ここでは、ＮＭＯＳ ＳＧＴに対して最適化された熱処理を行うことが好ましい。
続いて、図２８に示すように、第３の酸化膜１２１を除去し、第２の酸化膜１１２とゲート絶縁膜１０９とをエッチングする。第２の酸化膜１１２はエッチングされ、第１の柱状シリコン層１０５の周囲に残存し、酸化膜サイドウォール１２３となるとともに、第２の柱状シリコン層１０４の周囲に残存し、酸化膜サイドウォール１２２となる。従って、酸化膜サイドウォール１２３と窒化膜サイドウォール１１５とが第１の絶縁膜サイドウォール２０１となるとともに、酸化膜サイドウォール１２２と窒化膜サイドウォール１１４とが第２の絶縁膜サイドウォール２００となる。
続いて、図２９に示すように、第１のｐ型拡散層１２５と第２のｐ型拡散層１２６とを形成するための第５のレジスト１２４を形成する。
続いて、図３０に示すように、ボロンを注入し、第１のｐ型拡散層１２５と第２のｐ型拡散層１２６とを形成する。
続いて、 図３１に示すように、第５のレジスト１２４を除去する。
続いて、図３２に示すように、第２の窒化膜１２７を堆積する。
続いて、図３３を参照して、熱処理を行う。ここでは、ＰＭＯＳ ＳＧＴに対して最適化された熱処理を行うことが好ましい。
以上により、第３の工程、即ち、第１の柱状シリコン層１０５の上部に第１のｎ型拡散層１１９を形成し、第１の柱状シリコン層１０５の下部と平面状シリコン層１０７の上部に第２のｎ型拡散層１２０を形成する。そして、第２の柱状シリコン層１０４の上部に第１のｐ型拡散層１２５を形成し、第２の柱状シリコン層１０４の下部と平面状シリコン層１０７の上部に第２のｐ型拡散層１２６を形成する第３の工程が示された。
上記実施例においては、ゲート電極を形成した後に第１のｎ型拡散層と第２のｎ型拡散層と第１のｐ型拡散層と第２のｐ型拡散層を形成した。しかしこれに限られず、柱状シリコン層と平面状シリコン層とを形成した後に、柱状シリコン層の側壁にサイドウォールを形成し、その後に第１のｎ型拡散層及び第２のｎ型拡散層を形成し、さらにその後に、第１のｐ型拡散層及び第２のｐ型拡散層を形成し、しかる後にゲート電極を形成してもよい。
（第４の工程）
次に、第１の絶縁膜サイドウォール２０１と、第２の絶縁膜サイドウォール２０２と、第１のゲート電極１１７ｂと、第２のゲート電極１１７ａと、ゲート配線１１７ｃとの側壁に、第３の絶縁膜サイドウォール２０２を形成する第４の工程を示す。
まず、図３４に示すように、第２の窒化膜１２７をエッチングし、サイドウォール状に残存させ、窒化膜サイドウォール１２８、１２９、１３０を形成する。
ここで、窒化膜サイドウォール１２８は、第３の絶縁膜サイドウォール２０２となる。
このとき、第１のゲート電極１１７ｂは、上部が第１の絶縁膜サイドウォール２０１で覆われ、側壁が第３の絶縁膜サイドウォール２０２で覆われる。また、第１の絶縁膜サイドウォール２０１の側壁は第３の絶縁膜サイドウォール２０２で覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクトが、第１のゲート電極側に位置ずれしたとき、第１のゲート電極とコンタクトが短絡することが防止される。
同様に、第２のゲート電極１１７ａは、上部が第２の絶縁膜サイドウォール２００で覆われ、側壁が第３の絶縁膜サイドウォール２０２で覆われる。また、第２の絶縁膜サイドウォール２００の側壁は第３の絶縁膜サイドウォール２０２で覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクトが第２のゲート電極１１７ａの近傍に形成された場合において、そのコンタクトが第２のゲート電極側に位置ずれしたときに、第２のゲート電極とコンタクトとが短絡することが防止される。
以上により、第１の絶縁膜サイドウォール２０１と、第２の絶縁膜サイドウォール２０２と、第１のゲート電極１１７ｂと、第２のゲート電極１１７ａと、ゲート配線１１７ｃの側壁とに第３の絶縁膜サイドウォール２０２を形成する第４の工程が示された。
（第５の工程）
次に、第１のｎ型拡散層１１９上と、第２のｎ型拡散層１２０上と、第１のｐ型拡散層１２５と、第２のｐ型拡散層１２６上と、ゲート配線１１７ｃ上と、にシリサイドを形成する第５の工程を示す。
まず、図３５に示すように、ニッケルやコバルトといった金属を堆積するとともに熱処理を行い、未反応の金属を除去する。これにより、第１のｎ型拡散層１１９上と、第２のｎ型拡散層１２０上と、第１のｐ型拡散層１２５と、第２のｐ型拡散層１２６上と、ゲート配線１１７ｃ上とに、シリサイド１３３、１３４、１３５、１３６、１３２、１３１、１３７を形成する。このとき、第２のｎ型拡散層１２０と第２のｐ型拡散層１２６とがシリサイド１３４、１３５によって接続される。インバータの出力端子をシリコン柱下部に形成しないときは、第２のｎ型拡散層１２０と第２のｐ型拡散層１２６とをシリサイドにより接続することを省略できる。
以上により、前記第１のｎ型拡散層１１９上と、前記第２のｎ型拡散層１２０上と、第１のｐ型拡散層１２５と、第２のｐ型拡散層１２６上と、ゲート配線１１７ｃ上とにシリサイドを形成する第５の工程が示された。
次に、図３６に示すように、第３の窒化膜１３８を堆積し、さらに、層間絶縁膜１３９を堆積するとともにその表面を平坦化する。
続いて、図３７に示すように、第１の柱状シリコン層１０５上と第２の柱状シリコン層１０４上とにコンタクトを形成するための第６のレジスト１４０を形成する。
続いて、図３８に示すように、層間絶縁膜１３９をエッチングし、コンタクト孔１４１、１４２を形成する。
続いて、図３９に示すように、第６のレジスト１４０を除去する。
続いて、図４０に示すように、ゲート配線１１７ｃ上と、平面状シリコン層１０７上と、にコンタクトを形成するための第７のレジスト１４３を形成する。
続いて、図４１に示すように、層間絶縁膜１３９をエッチングし、コンタクト孔１４４、１４５を形成する。
続いて、図４２に示すように、第７のレジスト１４３を除去する。
続いて、図４３に示すように、第３の窒化膜１３８をエッチングする。
続いて、図４４に示すように、金属を堆積し、コンタクト１４６、１４７、１４８、１４９を形成する。
続いて、図４５に示すように、金属配線のための金属１５０を堆積する。
続いて、図４６に示すように、金属配線を形成するために第８のレジスト１５１、１５２、１５３、１５４を形成する。
続いて、図４７に示すように、金属１５０をエッチングし、金属配線１５５、１５６、１５７、１５８を形成する。
続いて、図４８に示すように、第８のレジスト１５１、１５２、１５３、１５４を除去する。
以上により、工程数が少なく、ゲートのエッチング中にシリコン柱上部が保護されるＳＧＴの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図１に示す。
図１に示すように、半導体装置は、
シリコン基板１０１上に形成された平面状シリコン層１０７と、
前記平面状シリコン層１０７上に形成された第１の柱状シリコン層１０５と、
前記平面状シリコン層１０７上に形成された第２の柱状シリコン層１０４と、
前記第１の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０とポリシリコン１１１の積層構造からなる第１のゲート電極１１７ｂと、
前記第２の柱状シリコン層１０４の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０とポリシリコン１１１の積層構造からなる第２のゲート電極１１７ａと、
前記第１のゲート電極１１７ｂと前記第２のゲート電極１１７ａに接続されたゲート配線１１７ｃと、
前記第１の柱状シリコン層１０５の上部に形成された第１のｎ型拡散層１１９と、
前記第１の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部に形成された第２のｎ型拡散層１２０と、
前記第２の柱状シリコン層１０４の上部に形成された第１のｐ型拡散層１２５と、
前記第２の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部に形成された第２のｐ型拡散層１２６と、
前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部に形成された第１の絶縁膜サイドウォール２０１と、
前記第２の柱状シリコン層１０４の上部側壁と前記第２のゲート電極１１７ａ上部に形成された第２の絶縁膜サイドウォール２００と、
前記第１の絶縁膜サイドウォール２０１と前記第２の絶縁膜サイドウォール２００と前記第１のゲート電極１１７ｂと前記第２のゲート電極１１７ａと前記ゲート配線１１７ｃの側壁に形成された第３の絶縁膜サイドウォール２０２と、
前記第１のｎ型拡散層１１９上と前記第２のｎ型拡散層１２０上と前記第１のｐ型拡散層１２５と前記第２のｐ型拡散層１２６上と、ゲート配線１１７ｃ上に形成されたシリサイド１３３、１３４、１３５、１３６、１３２、１３１、１３７と、
を有する。
このとき、第１のゲート電極１１７ｂは、上部が第１の絶縁膜サイドウォール２０１で覆われ、側壁が第３の絶縁膜サイドウォール２０２で覆われる。また、第１の絶縁膜サイドウォール２０１の側壁は第３の絶縁膜サイドウォール２０２で覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクト１４０が、第１のゲート電極１１７ｂ側に位置ずれしたときに、第１のゲート電極１１７ｂとコンタクト１４０とが短絡することが防止される。
また、同様に、第２のゲート電極１１７ａは、上部が第２の絶縁膜サイドウォール２００で覆われ、側壁が第３の絶縁膜サイドウォール２０２で覆われる。また、第２の絶縁膜サイドウォール２００の側壁は第３の絶縁膜サイドウォール２０２で覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクトが第２のゲート電極１１７ａの近傍に形成された場合において、そのコンタクトが第２のゲート電極１１７ａ側に位置ずれしたときに、第２のゲート電極１１７ａとコンタクトとが短絡することを防止できる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第２の柱状シリコン層
１０５．第１の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．第１の酸化膜
１０９．ゲート絶縁膜
１１０．金属膜
１１１．ポリシリコン
１１２．第２の酸化膜
１１３．第１の窒化膜
１１４．窒化膜サイドウォール
１１５．窒化膜サイドウォール
１１６．第３のレジスト
１１７ａ．第２のゲート電極
１１７ｂ．第１のゲート電極
１１７ｃ．ゲート配線
１１８．第４のレジスト
１１９．第１のｎ型拡散層
１２０．第２のｎ型拡散層
１２１．第３の酸化膜
１２２．酸化膜サイドウォール
１２３．酸化膜サイドウォール
１２４．第５のレジスト
１２５．第１のｐ型拡散層
１２６．第２のｐ型拡散層
１２７．第２の窒化膜
１２８．窒化膜サイドウォール
１２９．窒化膜サイドウォール
１３０．窒化膜サイドウォール
１３１．シリサイド
１３２．シリサイド
１３３．シリサイド
１３４．シリサイド
１３５．シリサイド
１３６．シリサイド
１３７．シリサイド
１３８．第３の窒化膜
１３９．層間絶縁膜
１４０．第６のレジスト
１４１．コンタクト孔
１４２．コンタクト孔
１４３．第７のレジスト
１４４．コンタクト孔
１４５．コンタクト孔
１４６．コンタクト
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．金属
１５１．第８のレジスト
１５２．第８のレジスト
１５３．第８のレジスト
１５４．第８のレジスト
１５５．金属配線
１５６．金属配線
１５７．金属配線
１５８．金属配線
２００．第２の絶縁膜サイドウォール
２０１．第１の絶縁膜サイドウォール
２０２．第３の絶縁膜サイドウォール
第１のｎ型拡散層と第２のｎ型拡散層とを形成するための第４のレジストを形成し、砒素を注入し、前記第１及び前記第２のｎ型拡散層とを形成し、前記第４のレジストを除去し、第３の酸化膜を堆積した後、熱処理を行い、
前記第３の酸化膜を除去し、前記第２の酸化膜と前記ゲート絶縁膜とをエッチングし、前記第２の酸化膜は、エッチングされ、前記第１及び前記第２の柱状シリコン層の周囲に残存し酸化膜サイドウォールとなり、
前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第１の絶縁膜サイドウォールとなるとともに、前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第２の絶縁膜サイドウォールとなり、
第１のｐ型拡散層と第２のｐ型拡散層とを形成するための第５のレジストを形成し、ボロンを注入し、前記第１及び前記第２のｐ型拡散層を形成し、前記第５のレジストを除去した後、熱処理を行う、
ことが好ましい。
（第２の工程）
次に、第２の工程、即ち、図１０に示すように、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の周囲にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９の周囲に金属膜１１０とポリシリコン１１１とを堆積するとともにその表面を平坦化し、エッチングすることにより第１の柱状シリコン層１０５と第２の柱状シリコン層１０４の上部とを露出させる。そして、第１の柱状シリコン層１０５の上部側壁に第１の絶縁膜サイドウォール２０１を形成し、第２の柱状シリコン層１０４の上部側壁に第２の絶縁膜サイドウォール２００を形成し、ゲート絶縁膜の周囲に金属膜１１０及びポリシリコン１１１の積層構造からなる第１のゲート電極１１７ｂと第２のゲート電極１１７ａとを形成する。そして、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとに接続されたゲート配線１１７ｃを形成する第２の工程を示す。
続いて、図１８に示すように、第１の窒化膜１１３をエッチングすることで２つの柱状体の側壁にサイドウォール状に残存させ、窒化膜サイドウォール１１４、１１５を形成する。ここでは、第２の酸化膜１１２と窒化膜サイドウォール１１５とから第１の絶縁膜サイドウォール２０１が形成される。また、第２の酸化膜１１２と窒化膜サイドウォール１１４とから第２の絶縁膜サイドウォール２００が形成される。
（第４の工程）
次に、第１の絶縁膜サイドウォール２０１と、第２の絶縁膜サイドウォール２００と、第１のゲート電極１１７ｂと、第２のゲート電極１１７ａと、ゲート配線１１７ｃとの側壁に、第３の絶縁膜サイドウォール２０２を形成する第４の工程を示す。
以上により、第１の絶縁膜サイドウォール２０１と、第２の絶縁膜サイドウォール２００と、第１のゲート電極１１７ｂと、第２のゲート電極１１７ａと、ゲート配線１１７ｃの側壁とに第３の絶縁膜サイドウォール２０２を形成する第４の工程が示された。
このとき、第１のゲート電極１１７ｂは、上部が第１の絶縁膜サイドウォール２０１で覆われ、側壁が第３の絶縁膜サイドウォール２０２で覆われる。また、第１の絶縁膜サイドウォール２０１の側壁は第３の絶縁膜サイドウォール２０２で覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクト１４９が、第１のゲート電極１１７ｂ側に位置ずれしたときに、第１のゲート電極１１７ｂとコンタクト１４９とが短絡することが防止される。
また、同様に、第２のゲート電極１１７ａは、上部が第２の絶縁膜サイドウォール２００で覆われ、側壁が第３の絶縁膜サイドウォール２０２で覆われる。また、第２の絶縁膜サイドウォール２００の側壁は第３の絶縁膜サイドウォール２０２で覆われる。従って、平面状シリコン層上部の拡散層上に形成するコンタクトが第２のゲート電極１１７ａの近傍に形成された場合において、そのコンタクトが第２のゲート電極１１７ａ側に位置ずれしたときに、第２のゲート電極１１７ａとコンタクトとが短絡することを防止できる。
本発明の第１の観点に係る半導体装置の製造方法は、
シリコン基板上に第１の柱状シリコン層と第２の柱状シリコン層とを形成し、前記第１の柱状シリコン層及び前記第２の柱状シリコン層の下で前記シリコン基板上に平面状シリコン層を形成する第１の工程と、
前記第１の工程の後、前記第１の柱状シリコン層及び前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコンを堆積するとともに平坦化をし、エッチングを行うことにより前記第１の柱状シリコン層及び前記第２の柱状シリコン層の上部とを露出し、前記第１の柱状シリコン層の上部側壁に第１の絶縁膜サイドウォールを形成し、前記第２の柱状シリコン層の上部側壁に第２の絶縁膜サイドウォールを形成し、前記ゲート絶縁膜の周囲に金属膜とポリシリコンの積層構造からなる第１のゲート電極と第２のゲート電極とを形成し、前記第１のゲート電極と前記第２のゲート電極とに接続されたゲート配線を形成する第２の工程と、
前記第２の工程の後、前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第３の工程と、
前記第３の工程の後、前記第１の絶縁膜サイドウォール及び前記第２の絶縁膜サイドウォールと前記第１のゲート電極及び前記第２のゲート電極と前記ゲート配線の側壁とに第３の絶縁膜サイドウォールを形成する第４の工程と、
前記第４の工程の後、前記第１のｎ型拡散層及び前記第２のｎ型拡散層上と前記第１のｐ型拡散層及び前記第２のｐ型拡散層上と前記ゲート配線上とにシリサイドを形成する第５の工程と、を有する、
ことを特徴とする。
前記シリコン基板上に前記第１の柱状シリコン層及び前記第２の柱状シリコン層を形成するための第１のレジストを形成し、前記シリコン基板をエッチングし、前記第１の柱状シリコン層及び前記第２の柱状シリコン層とを形成し、前記第１のレジストを除去し、前記平面状シリコン層を形成するための第２のレジストを形成し、前記シリコン基板をエッチングし、前記平面状シリコン層を形成し、前記第２のレジストを除去する、
ことが好ましい。
前記シリコン基板上に形成された前記平面状シリコン層と、前記平面状シリコン層上に形成された前記第１の柱状シリコン層と、前記平面状シリコン層上に形成された前記第２の柱状シリコン層と、前記平面状シリコン層の周囲に第１の絶縁膜が形成された構造において、前記第１の柱状シリコン層及び前記第２の柱状シリコン層の周囲に前記ゲート絶縁膜が形成され、
前記ゲート絶縁膜の周囲に金属膜を形成し、ポリシリコンを堆積するとともに平坦化し、前記ポリシリコンをエッチングし、前記金属膜を露出させ、前記ポリシリコンをエッチングし、前記第１の柱状シリコン層及び前記第２の柱状シリコン層の上部とを露出し、
前記金属膜をエッチングし、第２の酸化膜と第１の窒化膜とを堆積し、前記第１の窒化膜をサイドウォール状にエッチングすることで、窒化膜サイドウォールを形成し、
前記第２の酸化膜と前記窒化膜サイドウォールとが前記第１の絶縁膜サイドウォール及び前記第２の絶縁膜サイドウォールとなり、
前記第１のゲート電極及び前記第２のゲート電極と前記ゲート配線とを形成するために、前記第１の柱状シリコン層及び前記第２の柱状シリコン層の上部を覆うように第３のレジストを形成し、
前記第２の酸化膜をエッチングし、前記ポリシリコンをエッチングし、前記金属膜をエッチングし、前記第１のゲート電極及び前記第２のゲート電極と前記ゲート配線とを形成した後、前記第３のレジストを除去する、
ことが好ましい。
前記第１のｎ型拡散層と前記第２のｎ型拡散層とを形成するための第４のレジストを形成し、砒素を注入し、前記第１のｎ型拡散層及び前記第２のｎ型拡散層とを形成し、前記第４のレジストを除去し、第３の酸化膜を堆積した後、熱処理を行い、
前記第３の酸化膜を除去し、前記第２の酸化膜と前記ゲート絶縁膜とをエッチングし、前記第２の酸化膜は、エッチングされ、前記第１の柱状シリコン層及び前記第２の柱状シリコン層の周囲に残存し酸化膜サイドウォールとなり、
前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第１の絶縁膜サイドウォールとなるとともに、前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第２の絶縁膜サイドウォールとなり、
前記第１のｐ型拡散層と前記第２のｐ型拡散層とを形成するための第５のレジストを形成し、ボロンを注入し、前記第１のｐ型拡散層及び前記第２のｐ型拡散層を形成し、前記第５のレジストを除去した後、熱処理を行う、
ことが好ましい。
第２の窒化膜をさらに堆積し、前記第２の窒化膜をサイドウォール状にエッチングすることで、前記第３の絶縁膜サイドウォールとなる窒化膜サイドウォールを形成する、
ことが好ましい。
また、本発明の第２の観点に係る半導体装置は、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１の柱状シリコン層及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された金属膜及びポリシリコンの積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された金属膜及びポリシリコンの積層構造からなる第２のゲート電極と、
前記第１のゲート電極及び前記第２のゲート電極に接続されたゲート配線と、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された第１の絶縁膜サイドウォールと、
前記第２の柱状シリコン層の上部側壁と前記第２のゲート電極上部とに形成された第２の絶縁膜サイドウォールと、
前記第１の絶縁膜サイドウォール及び前記第２の絶縁膜サイドウォールと前記第１のゲート電極及び前記第２のゲート電極と前記ゲート配線の側壁とに形成された第３の絶縁膜サイドウォールと、
前記第１のｎ型拡散層及び前記第２のｎ型拡散層上と前記第１のｐ型拡散層及び前記第２のｐ型拡散層上と、前記ゲート配線上に形成されたシリサイドと、を有する、
ことを特徴とする。

Claims (6)

  1. シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
    前記第１の工程の後、前記第１及び前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコンを堆積するとともに平坦化をし、エッチングを行うことにより前記第１及び前記第２の柱状シリコン層の上部とを露出し、前記第１の柱状シリコン層の上部側壁に第１の絶縁膜サイドウォールを形成し、前記第２の柱状シリコン層の上部側壁に第２の絶縁膜サイドウォールを形成し、前記ゲート絶縁膜の周囲に金属膜とポリシリコンの積層構造からなる第１のゲート電極と第２のゲート電極とを形成し、前記第１のゲート電極と前記第２のゲート電極とに接続されたゲート配線を形成する第２の工程と、
    前記第２の工程の後、前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第３の工程と、
    前記第３の工程の後、前記第１及び前記第２の絶縁膜サイドウォールと前記第１及び前記第２のゲート電極と前記ゲート配線の側壁とに第３の絶縁膜サイドウォールを形成する第４の工程と、
    前記第４の工程の後、前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層上と前記ゲート配線上とにシリサイドを形成する第５の工程と、を有する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記シリコン基板上に前記第１及び前記第２の柱状シリコン層を形成するための第１のレジストを形成し、前記シリコン基板をエッチングし、前記第１及び前記第２の柱状シリコン層とを形成し、前記第１のレジストを除去し、前記平面状シリコン層を形成するための第２のレジストを形成し、前記シリコン基板をエッチングし、前記平面状シリコン層を形成し、前記第２のレジストを除去する、
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記シリコン基板上に形成された前記平面状シリコン層と、前記平面状シリコン層上に形成された前記第１の柱状シリコン層と、前記平面状シリコン層上に形成された第２の柱状シリコン層と、前記平面状シリコン層の周囲に第１の絶縁膜が形成された構造において、前記第１及び前記第２の柱状シリコン層の周囲に前記ゲート絶縁膜が形成され、
    前記ゲート絶縁膜の周囲に金属膜を形成し、ポリシリコンを堆積するとともに平坦化し、前記ポリシリコンをエッチングし、前記金属膜を露出させ、前記ポリシリコンをエッチングし、前記第１及び前記第２の柱状シリコン層の上部とを露出し、
    前記金属膜をエッチングし、第２の酸化膜と第１の窒化膜とを堆積し、前記第１の窒化膜をサイドウォール状にエッチングすることで、窒化膜サイドウォールを形成し、
    前記第２の酸化膜と前記窒化膜サイドウォールとが前記第１及び前記第２の絶縁膜サイドウォールとなり、
    前記第１及び前記第２のゲート電極と前記ゲート配線とを形成するために、前記第１及び前記第２の柱状シリコン層の上部を覆うように第３のレジストを形成し、
    前記第２の酸化膜をエッチングし、前記ポリシリコンをエッチングし、前記金属膜をエッチングし、前記第１及び前記第２のゲート電極と前記ゲート配線とを形成した後、前記第３のレジストを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 第１のｎ型拡散層と第２のｎ型拡散層とを形成するための第４のレジストを形成し、砒素を注入し、前記第１及び前記第２のｎ型拡散層とを形成し、前記第４のレジストを除去し、第３の酸化膜を堆積した後、熱処理を行い、
    前記第３の酸化膜を除去し、前記第２の酸化膜と前記ゲート絶縁膜とをエッチングし、前記第２の酸化膜は、エッチングされ、前記第１及び前記第２の柱状シリコン層の周囲に残存し酸化膜サイドウォールとなり、
    前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第１の絶縁膜サイドウォールとなるとともに、前記酸化膜サイドウォールと前記窒化膜サイドウォールとが前記第２の絶縁膜サイドウォールとなり、
    第１のｐ型拡散層と第２のｐ型拡散層とを形成するための第５のレジストを形成し、ボロンを注入し、前記第１及び前記第２のｐ型拡散層を形成し、前記第５のレジストを除去し、を堆積した後、熱処理を行う、
    ことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 第２の窒化膜をさらに堆積し、前記第２の窒化膜をサイドウォール状にエッチングすることで、第３の絶縁膜サイドウォールとなる窒化膜サイドウォールを形成する、
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. シリコン基板上に形成された平面状シリコン層と、
    前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
    前記第１の柱状シリコン層の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された金属膜及びポリシリコンの積層構造からなる第１のゲート電極と、
    前記第２の柱状シリコン層の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された金属膜及びポリシリコンの積層構造からなる第２のゲート電極と、
    前記第１及び前記第２のゲート電極に接続されたゲート配線と、
    前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
    前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
    前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
    前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
    前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された第１の絶縁膜サイドウォールと、
    前記第２の柱状シリコン層の上部側壁と前記第２のゲート電極上部とに形成された第２の絶縁膜サイドウォールと、
    前記第１及び前記第２の絶縁膜サイドウォールと前記第１及び前記第２のゲート電極と前記ゲート配線の側壁とに形成された第３の絶縁膜サイドウォールと、
    前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層上と、ゲート配線上に形成されたシリサイドと、を有する、
    ことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015068226A1 (ja) * 2013-11-06 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置と、その製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009096001A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
JP4577592B2 (ja) * 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5323610B2 (ja) * 2009-08-18 2013-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP4987926B2 (ja) * 2009-09-16 2012-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5031809B2 (ja) * 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP2011216657A (ja) * 2010-03-31 2011-10-27 Unisantis Electronics Japan Ltd 半導体装置

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