KR101113904B1 - 반도체 장치 - Google Patents

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히로키 나카무라
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

본 발명의 일 실시형태에 따른 반도체 장치는, 제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 인버터로서 기능을 한다. 제 1 트랜지스터는 섬형상 반도체층(114)과, 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막(125)과, 게이트 절연막의 주위를 둘러싸는 게이트 전극(126)과, 섬형상 반도체층의 상부 및 하방부분에 형성된 p+형 반도체층으로 구성된다. 제 2 트랜지스터는 게이트 전극(126)과, 게이트 전극 주위의 일부를 둘러싸는 제 2 게이트 절연막(125)과, 게이트 절연막 주위의 일부에 접하는 원호형상 반도체층(113)과, 원호형상 반도체층의 상부 및 하방부분에 형성된 n+형 반도체층으로 구성된다. 제 1 콘택트가 제 1 트랜지스터의 p+형 반도체층 및 제 2 트랜지스터의 n+형 반도체층을 전기적으로 접속하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치, 그 중에서도 MOS(금속 산화막 반도체)구조의 게이트 전극을 갖는 전계 효과 트랜지스터인 MOS 트랜지스터를 이용한 집적 회로는, 고집적화의 일로를 찾고 있다. 이 고집적화에 따라, 그 중에 이용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터가 디지털 회로의 기본회로 중의 하나인 인버터 회로(NOT 회로)를 구성하는 경우, 당해 MOS 트랜지스터의 미세화가 진행되면, 누설 전류의 억제가 곤란하고, 핫캐리어 효과에 의한 신뢰성의 저하가 발생하게 된다. 또한, 필요한 전류량 확보 요청 때문에 회로의 점유 면적을 좀처럼 작게 할 수 없는 문제가 있었다. 이와 같은 문제를 해결하기 위하여, 기판에 대해 소스, 게이트, 드레인이 수직방향으로 배치되는 섬형상 반도체층을 구비하고, 그 섬형상 반도체층을 게이트가 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되고, SGT를 이용한 CMOS 인버터 회로가 제안되어 있다(S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, "A Nobel Circuit Technology with Surrounding Gate Transistors(SGT's) for Ultra High Density DRAM's", IEEE JSSC, Vol. 30, No. 9, 1995.).
디지털 회로의 기본회로인 인버터 회로는, p채널형 MOS 트랜지스터(pMOS 트랜지스터)와 n채널형 MOS 트랜지스터(nMOS 트랜지스터)로 구성된다. 홀의 이동도는 전자 이동도의 반이므로, 인버터 회로에 있어서, pMOS 트랜지스터의 게이트 폭은, nMOS 트랜지스터의 게이트 폭의 2배로 할 필요가 있다. 그 때문에, 종래의 SGT를 이용한 CMOS 인버터 회로에서는, 직렬로 접속한 2개의 pMOS SGT와, 1개의 nMOS SGT로 구성되어 있다. 즉, 종래의 SGT를 이용한 CMOS 인버터 회로는, 합계 3개의 섬형상 반도체층으로 구성되어 있다. 이와 같이, SGT를 이용한 CMOS 인버터 회로가 3개의 섬형상 반도체층으로 구성되어 있으면, 반도체 장치의 고집적화를 실현하고자함에 있어서 장해가 될 수 있다.
상술한 실정에 비추어, 본 발명은 SGT를 이용한 CMOS 인버터 회로를 구비하고, 고집적화를 실현할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제 1 실시형태에 따른 반도체 장치는,
제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터에 의해 인버터로서 기능을 하는 반도체 장치이고,
상기 제 1 트랜지스터는,
섬형상 반도체층과,
상기 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막과,
상기 제 1 게이트 절연막의 주위를 둘러싸는 게이트 전극과,
상기 섬형상 반도체층의 상방부분에 형성된 제 1 도전형 상부 고농도 반도체층과,
상기 섬형상 반도체층의 하방부분에 형성된 제 1 도전형 하부 고농도 반도체층으로 구성되고,
상기 제 2 트랜지스터는,
게이트 전극과,
상기 게이트 전극 주위의 적어도 일부를 둘러싸는 제 2 게이트 절연막과,
상기 제 2 게이트 절연막 주위의 적어도 일부에 접하는 반도체층과,
상기 반도체층의 상방부분에 형성되고, 상기 제 1 도전형 상부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 상부 고농도 반도체층과,
상기 반도체층의 하방부분에 형성되고, 상기 제 1 도전형 하부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 하부 고농도 반도체층으로 구성되어 있고,
상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층과 상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층을 서로 전기적으로 접속하는 제 1 콘택트를 더 구비하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 제 2 실시형태에 따른 반도체 장치는,
제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터에 의해 인버터로서 기능을 하는 반도체 장치이고,
상기 제 1 트랜지스터는,
섬형상 반도체층과,
상기 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막과,
상기 제 1 게이트 절연막의 주위를 둘러싸는 게이트 전극과,
상기 섬형상 반도체층의 상방부분에 형성된 제 1 도전형 상부 고농도 반도체층과,
상기 섬형상 반도체층의 하방부분에 형성된 제 1 도전형 하부 고농도 반도체층으로 구성되고,
상기 제 2 트랜지스터는,
상기 게이트 전극과,
상기 게이트 전극 주위의 적어도 일부를 둘러싸는 게이트 절연막과,
상기 게이트 절연막 주위의 일부에 접하는 원호형상 반도체층과,
상기 원호형상 반도체층의 상방부분에 형성되고, 상기 제 1 도전형 상부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 상부 고농도 반도체층과,
상기 원호형상 반도체층의 하방부분에 형성되고, 상기 제 1 도전형 고농도반도체층과 반대 도전형을 갖는 제 2 도전형 하부 고농도 반도체층으로 구성되어 있고,
상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층과 상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층을 서로 전기적으로 접속하는 제 1 콘택트를 더 구비하는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 제 3 실시형태에 따른 반도체 장치는,
제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터에 의해 인버터로서 기능을 하는 반도체 장치이고,
상기 제 1 트랜지스터는,
섬형상 반도체층과,
상기 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막과,
상기 제 1 게이트 절연막의 주위를 둘러싸는 게이트 전극과,
상기 섬형상 반도체층의 상방부분에 형성된 제 1 도전형 상부 고농도 반도체층과,
상기 섬형상 반도체층의 하방부분에 형성된 제 1 도전형 하부 고농도 반도체층으로 구성되고,
상기 제 2 트랜지스터는,
상기 게이트 전극과,
상기 게이트 전극 주위의 적어도 일부를 둘러싸는 제 2 게이트 절연막과,
상기 제 2 게이트 절연막 주위의 일부에 접하는 원호형상 반도체층과,
상기 원호형상 반도체층의 상방부분에 형성되고, 상기 제 1 도전형 상부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 상부 고농도 반도체층과,
상기 원호형상 반도체층의 하방부분에 형성되고, 상기 제 1 도전형 하부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 하부 고농도 반도체층으로 구성되고,
상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층 상에 형성된 반도체와 금속의 제 1 화합물층과,
상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 하부 고농도 반도체층은 상기 제 1 트랜지스터의 외측인 동시에 수평방향으로 연장되는 연장부를 구비하고, 상기 연장부 상에 형성된 반도체와 금속의 제 2 화합물층과,
상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층 상에 형성된 반도체와 금속의 제 3 화합물층과,
상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 하부 고농도 반도체층은 상기 제 2 트랜지스터의 외측인 동시에 수평방향으로 연장되는 연장부를 구비하고, 상기 연장부 상에 형성된 반도체와 금속의 제 4 화합물층과,
상기 제 1 및 제 3 화합물층 상에 형성되고, 상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층과 상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층을 서로 전기적으로 접속하는 제 1 콘택트와,
상기 제 1 콘택트에 전기적으로 접속되는 출력 배선을 더 구비하는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 제 2 화합물층 상에 형성된 제 2 콘택트와,
상기 제 4 화합물층 상에 형성된 제 3 콘택트와,
상기 게이트 전극 상에 형성된 제 4 콘택트와,
상기 제 1 콘택트에 접속되고, 신호를 출력하기 위한 출력 배선과,
상기 제 4 콘택트에 접속되고, 신호를 입력하기 위한 입력 배선과,
상기 제 2 콘택트에 접속되고, 외부전원과 접속된 제 1 전원 배선과,
상기 제 3 콘택트에 접속되고, 외부전원과 접속된 제 2 전원 배선을 더 구비하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 1 실시형태에 따른 반도체 장치에 있어서,
상기 제 1 도전형 상부 고농도 반도체층은 p+형 상부 반도체층이고,
상기 제 1 도전형 하부 고농도 반도체층은 p+형 하부 반도체층이고,
상기 제 2 도전형 상부 고농도 반도체층은 n+형 상부 반도체층이고,
상기 제 2 도전형 하부 고농도 반도체층은 n+형 하부 반도체층인 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 원호형상 반도체층이 상기 제 2 게이트 절연막 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 상기 섬형상 반도체층의 외주 길이를 Wp로 하였을 때, Wp≒2×Wn인 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 원호형상 반도체층이 제 2 게이트 절연막 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 섬형상 반도체층의 외주 길이를 Wp로 하였을 때, Wp가 Wn보다 큰 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 원호형상 반도체층의 채널 길이를 Ln으로 하고, 상기 섬형상 반도체층의 채널 길이를 Lp로 하였을 때, Ln≒Lp인 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 원호형상 반도체층의 채널 길이를 Ln으로 하고, 섬형상 반도체층의 채널 길이를 Lp로 하였을 때, Wp≒2Wn, Ln≒Lp인 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 원호형상 반도체층의 채널 길이를 Ln으로 하고, 섬형상 반도체층의 채널 길이를 Lp로 하였을 때, Wp>Wn, Ln≒Lp인 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
본 발명의 제 1 실시형태에 따른 반도체 장치에 있어서,
상기 제 1 트랜지스터는 인핸스먼트형 pMOS 트랜지스터이고,
상기 제 1 도전형 상부 고농도 반도체층은 p+형 반도체층이고,
상기 제 1 도전형 하부 고농도 반도체층은 p+형 반도체층이고,
상기 제 2 트랜지스터는 인핸스먼트형 nMOS 트랜지스터이고,
상기 제 2 도전형 상부 고농도 반도체층은 n+형 반도체층이고,
상기 제 2 도전형 상부 고농도 반도체층은 n+형 반도체층이고,
상기 게이트 전극은 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
본 발명의 제 3 실시형태에 따른 반도체 장치에 있어서,
상기 제 1?제 4 화합물층은 모두 실리콘과 금속의 화합물층인 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
본 발명의 제 2 실시형태에 따른 반도체 장치에 있어서,
상기 제 1 및 제 2 트랜지스터는 각각 인핸스먼트형 pMOS 및 nMOS 트랜지스터이고,
상기 섬형상 반도체층은 섬형상 실리콘층이고,
상기 원호형상 반도체층은 원호형상 실리콘층이고,
상기 제 1 도전형 상부 및 하부 고농도 반도체층은 각각 p+형 실리콘층이고,
상기 제 2 도전형 상부 및 하부 고농도 반도체층은 각각 n+형 실리콘층인 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에서는,
상기 섬형상 실리콘층은 n형 또는 논도프(non-doped)의 섬형상 실리콘층이고,
상기 원호형상 실리콘층은 p형 또는 논도프의 원호형상 실리콘층인 것을 특징으로 한다.
본 발명의 제 1 실시형태에 따른 반도체 장치에 의하면, SGT를 이용한 CMOS 인버터 회로를 구비하는 반도체 장치의 고집적화를 실현할 수 있다.
본 발명의 제 2 실시형태에 따른 반도체 장치에 의하면, SGT를 이용한 CMOS 인버터 회로를 구비하는 반도체 장치의 고집적화를 실현할 수 있다.
본 발명의 제 3 실시형태에 따른 반도체 장치에 의하면, SGT를 이용한 CMOS 인버터 회로를 구비하는 반도체 장치의 고집적화를 실현할 수 있다.
또한, 본 발명의 제 3 실시형태에 따른 반도체 장치에 있어서, Wp≒2Wn, Ln≒Lp로 하는 것에 의해, 홀의 이동도는 전자 이동도의 반이므로, nMOS 트랜지스터의 전류구동력과 pMOS 트랜지스터의 전류구동력을 동일하게 할 수 있고, 인버터의 임계값 전압을 전원 전압의 반으로 할 수 있다.
또한, 본 발명의 제 3 실시형태에 따른 반도체 장치에 있어서, Wp>Wn, Ln≒Lp로 하는 것으로 의해, pMOS 트랜지스터 게이트 영역이 nMOS 트랜지스터 게이트 영역보다 크고, 고집적 SGT를 이용한 CMOS 인버터 회로로 구성되는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제 1 실시형태에 따른 반도체 장치에 있어서,
상기 제 1 트랜지스터는 인핸스먼트형 pMOS 트랜지스터이고,
상기 제 1 도전형 상부 고농도 반도체층은 p+형 반도체층이고,
상기 제 1 도전형 하부 고농도 반도체층은 p+형 반도체층이고,
상기 제 2 트랜지스터는 인핸스먼트형 nMOS 트랜지스터이고,
상기 제 2 도전형 상부 고농도 반도체층은 n+형 반도체층이고,
상기 제 2 도전형 상부 고농도 반도체층은 n+형 반도체층이고,
상기 게이트 전극은 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것에 의해, pMOS 트랜지스터 및 nMOS 트랜지스터 모두 인핸스먼트형으로 할 수 있다.
도 1(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 2(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 3(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 4(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 5(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 6(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 7(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 8(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 9(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 10(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 11(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 12(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 13(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 14(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 15(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 16(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 17(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 18(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 19(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 20(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 21(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 22(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 23(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 24(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 25(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 26(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 27(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 28(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 29(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 30(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 31(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 32(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 33(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 34(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 35(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 36(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 37(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 38(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 39(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 40(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 41(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 42(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 43(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 44(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 45(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 46(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 47(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 48(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 49(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 50(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 51(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 52(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 53(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 54(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 55(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 56(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
이하, 본 발명의 실시형태에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하여 설명한다.
도 1에 있어서, (a)는 본 발명의 실시형태에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도를 각각 나타낸다.
도 1(a)～도 1(c)에 나타내는 바와 같이, 본 실시형태에 따른 반도체 장치는 SGT를 이용한 CMOS 인버터 회로를 구비하고, 게이트에 전압을 인가하여 반전층의 형성을 촉진하는 것에 의해 소스/드레인 사이에 채널이 형성되는 인핸스먼트형 pMOS 트랜지스터인 제 1 트랜지스터와, 인핸스먼트형 nMOS 트랜지스터인 제 2 트랜지스터를 구비한다.
제 1 트랜지스터는 기판(미도시)에 대해 소스, 게이트, 드레인이 수직방향으로 배치되는 섬형상 실리콘층(114)을 구비한다.
제 1 트랜지스터는 섬형상 실리콘층(114)의 주위를 둘러싸는 제 1 게이트 절연막(125(125a))과, 제 1 게이트 절연막(125(125a))의 주위를 둘러싸는 게이트 전극(126)과, 섬형상 실리콘층(114)의 상방부분에 형성된 제 1 p+형(제 1 도전형) 실리콘층(131)과, 섬형상 실리콘층(114)의 하방부분에 형성된 제 2 p+형 실리콘층(122)을 더 구비한다.
제 2 트랜지스터는 게이트 전극(126)과, 게이트 전극(126) 주위의 일부를 둘러싸는 제 2 게이트 절연막(125(125b))과, 제 2 게이트 절연막(125(125b)) 주위의 일부에 접하는 제 2 원호형상 실리콘층(113)과, 제 2 원호형상 실리콘층(113)의 상방부분에 형성된 제 1 n+형(제 2 도전형) 실리콘층(129)과, 제 2 원호형상 실리콘층(113)의 하방부분에 형성된 제 2 n+형 실리콘층(120)을 구비한다.
본 실시형태에 따른 반도체 장치는 제 1 p+형 실리콘층(131) 상에 형성된 실리콘과 금속의 제 1 화합물층(135)을 더 구비한다.
제 2 p+형 실리콘층(122)의 외측(섬형상 실리콘층(114)으로부터 이격되는 방향)인 동시에 수평방향으로 연장되는 연장부 상에는, 실리콘과 금속의 제 2 화합물층(136)이 형성되어 있다. 본 실시형태에 따른 반도체 장치는 상기 제 2 화합물층(136)을 더 구비한다.
본 실시형태에 따른 반도체 장치는 제 1 n+형 실리콘층(129) 상에 형성된 실리콘과 금속의 제 3 화합물층(134)을 더 구비한다.
제 2 n+형 실리콘층(120)의 외측(섬형상 실리콘층(114)으로부터 이격되는 방향)인 동시에 수평방향으로 연장되는 연장부 상에는, 실리콘과 금속의 제 4 화합물층(133)이 형성되어 있다. 본 실시형태에 따른 반도체 장치는 상기 제 4 화합물층(133)을 더 구비한다.
본 실시형태에 따른 반도체 장치는, 제 1 실리콘 화합물층(135) 및 제 3 실리콘 화합물층(134) 상에 형성되고, 제 1 트랜지스터에 있어서의 p+형 실리콘층(131)과 제 2 트랜지스터에 있어서의 n+형 실리콘층(127)을 전기적으로 접속하는 제 1 콘택트(143)를 더 구비한다.
본 실시형태에 따른 반도체 장치는, 제 2 실리콘 화합물층(136) 상에 형성되고, 제 2 실리콘 화합물층(136)과 전기적으로 접속된 제 2 콘택트(144)와; 제 4 실리콘 화합물층(133) 상에 형성되고, 제 4 실리콘 화합물층(133)과 전기적으로 접속된 제 3 콘택트(142)와; 게이트 전극(126) 상에 형성된 제 4 콘택트(145)와; 제 1 콘택트(143)에 전기적으로 접속된 출력 배선(147)과; 제 4 콘택트(145)에 접속된 입력 배선(149)과; 제 2 콘택트(144)에 접속된 제 1 전원 배선(148)과; 제 3 콘택트(142)에 접속된 제 2 전원 배선(146)과; 를 더 구비한다. 출력 배선(147)은 외부에 신호를 출력하기 위한 배선이고, 입력 배선(149)은 외부에서 신호를 입력하기 위한 배선이다. 제 1 전원 배선(148) 및 제 2 전원 배선(146)은 외부의 직류 전원 등과 본 실시형태에 따른 반도체 장치를 전기적으로 접속하기 위해 사용된다.
또, 제 1 콘택트(143)는 제 1 화합물층(135)과 제 3 화합물층(134)에 각각 물리적으로 분리하여 접속되는 서로 독립된 콘택트이어도 좋다.
본 실시형태에 따른 반도체 장치에서는, 섬형상 실리콘층(114)의 주위를 둘러싸는 제 1 게이트 절연막(125(125a))과, 제 1 게이트 절연막(125(125a))의 주위를 둘러싸는 게이트 전극(126)과, 섬형상 실리콘층(114)의 상방부분에 형성된 제 1 p+형 실리콘층(131)과, 섬형상 실리콘층(114)의 하방부분에 형성된 제 2 p+형 실리콘층(122)에 의해 pMOS 트랜지스터인 pMOS SGT가 구성된다.
또한, 본 실시형태에 따른 반도체 장치에서는, 게이트 전극(126)과, 게이트 전극(126) 주위의 일부를 둘러싸는 제 2 게이트 절연막(125(125b))과, 제 2 게이트 절연막(125(125b)) 주위의 일부에 접하는 제 2 원호형상 실리콘층(113)과, 제 2 원호형상 실리콘층(113)의 상방부분에 형성된 제 1 n+형 실리콘층(129)과, 제 2 원호형상 실리콘층(113)의 하방부분에 형성된 제 2 n+형 실리콘층(120)에 의해 nMOS 트랜지스터인 nMOS SGT가 구성된다.
도 1(a)～도 1(c)에 나타내는 바와 같이, 본 실시형태에 따른 반도체 장치에서는, 제 2 원호형상 실리콘층(113)이 제 2 게이트 절연막(125) 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 섬형상 실리콘층(114)의 외주 길이를 Wp로 하였을 때, Wp≒2Wn이다. 또한, 본 실시형태에 따른 반도체 장치에서는, 제 2 원호형상 실리콘층(113)의 채널 길이를 Ln으로 하고, 섬형상 실리콘층(114)의 채널 길이를 Lp로 하였을 때, Ln≒Lp이다. 이와 같이, Wp≒2Wn, Ln≒Lp로 한 것에 의해, pMOS 트랜지스터의 게이트 폭은 nMOS 트랜지스터의 게이트 폭의 2배로 되고, 홀의 이동도는 전자 이동도의 반이므로, nMOS 트랜지스터의 전류구동력과 pMOS 트랜지스터의 전류구동력을 동일하게 할 수 있고, 인버터의 임계값 전압을 전원 전압의 반으로 할 수 있다.
또, 본 실시형태에 따른 반도체 장치에 있어서, 제 2 원호형상 실리콘층(113)이 제 2 게이트 절연막(125) 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 섬형상 실리콘층(114)의 외주 길이를 Wp로 하였을 때, Wp>Wn, Ln≒Lp로 할 수도 있다. 이에 의해, pMOS 트랜지스터의 게이트 폭이 nMOS 트랜지스터의 게이트 폭보다 크고, SGT를 이용한 CMOS 인버터 회로로 구성되는 반도체 장치에 있어서 고집적화를 실현할 수도 있다.
또한, 본 실시형태에 따른 반도체 장치에 있어서, 제 1 트랜지스터는 인핸스먼트형 pMOS 트랜지스터이고, 제 1 게이트 절연막(125(125a))과, 게이트 전극(126)과, 섬형상 실리콘층(114)과, 제 1 p+형 실리콘층(131)과, 제 2 p+형 실리콘층(122)에 의해 구성된다. 또한, 제 2 트랜지스터는 인핸스먼트형 nMOS 트랜지스터이고, 게이트 전극(126)과, 제 2 게이트 절연막(125(125b))과, 제 2 원호형상 실리콘층(113)과, 제 1 n+형 실리콘층(129)과, 제 2 n+형 실리콘층(120)에 의해 구성된다.
그리고, 본 실시형태에 따른 반도체 장치에서는, 게이트 전극(126)은, nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료, 예를 들면 Al(알루미늄)로 형성되는 것에 의해, 게이트 전극(126)에 전압을 인가하지 않음으로써, nMOS 트랜지스터, pMOS 트랜지스터의 소스/드레인 사이를 컷오프상태(비도통상태)로 할 수 있다.
이하, 본 발명에 따른 반도체 장치의 구조를 형성하기 위한 제조 공정의 일례를 도 2～도 56을 참조하여 설명한다. 또, 이들의 도면에 있어서 동일한 구성 요소에 대해서는 동일한 부호가 부여된다. 도 2～도 56은 본 발명에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면이다. 도 2～도 56에 있어서, (a)는 본 발명의 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도를 각각 나타낸다.
도 2에 나타내는 바와 같이, 산화막(101) 상에 형성된 p형 또는 논도프의 실리콘층(102) 상에, n형 실리콘층을 형성하기 위해 소정의 패턴을 갖는 레지스트(103)를 형성한다. 실리콘층(102)을 논도프로 하는 경우에는, 이 공정은 불필요하다.
이어서, 도 3에 나타내는 바와 같이, 레지스트(103)를 마스크로서 이용하고, 인(P)을 주입하여, 실리콘층(102)의 소정부위에 n형 실리콘층(104)을 형성한다. 그 후, 레지스트(103)를 박리한다. 실리콘층(102)을 논도프로 하는 경우에는, 이 공정은 불필요하다.
이어서, 도 4에 나타내는 바와 같이, 실리콘층(102) 상에 산화막(105), 질화막(106)을 차례로 형성한다.
이어서, 도 5에 나타내는 바와 같이, 실리콘층(102) 상의 소정의 위치에, 섬형상 실리콘층(114)이 되는 실리콘 기둥을 형성하기 위한 소정의 패턴을 갖는 레지스트(107)를 형성한다.
이어서, 도 6에 나타내는 바와 같이, 레지스트(107)를 마스크로서 이용하고, 산화막(105), 질화막(106)을 에칭에 의해 정형한다.
이어서, 도 7에 나타내는 바와 같이, 레지스트(107)를 박리한다.
이어서, 도 8에 나타내는 바와 같이, 산화막(105) 및 질화막(106)을 덮도록, 실리콘층(102) 상으로부터 산화막(108)을 증착한다.
이어서, 도 9에 나타내는 바와 같이, 산화막(105) 및 질화막(106)의 주위에 잔존하도록, 산화막(108)을 반응성 이온 에칭을 이용하여 에치 백시킨다.
이어서, 도 10에 나타내는 바와 같이, 산화막(105), 질화막(106), 산화막(108)을 덮도록, 질화막(109)을 증착한다.
이어서, 도 11에 나타내는 바와 같이, 산화막(108)의 주위에 잔존하도록, 질화막(109)을 반응성 이온 에칭을 이용하여 에치 백시킨다.
이어서, 도 12에 나타내는 바와 같이, 산화막(105), 질화막(106), 산화막(108), 질화막(109) 상에, 제 2 원호형상 실리콘층(113)을 형성하기 위한 소정의 패턴을 갖는 레지스트(110)를 형성한다.
이어서, 도 13에 나타내는 바와 같이, 레지스트(110)를 마스크로서 이용하고, 질화막(109)을 에칭하여 산화막(108)의 측벽에 잔존하도록 한다.
이어서, 도 14에 나타내는 바와 같이, 레지스트(110)를 박리한다.
이어서, 도 15에 나타내는 바와 같이, 실리콘층(102) 상에, 산화막(105), 질화막(106), 산화막(108), 질화막(109)의 일부를 덮도록, 소정의 패턴을 갖는 레지스트(111, 112)를 형성한다.
이어서, 도 16에 나타내는 바와 같이, 레지스트(111, 112)를 마스크로서 이용하고, 산화막(108)만을 선택적으로 에칭에 의해 제거한다.
이어서, 도 17에 나타내는 바와 같이, 제거된 산화막(108)이 존재하던 공간으로부터 실리콘층(102)의 표층 실리콘을 에칭에 의해 제거한다.
이어서, 도 18에 나타내는 바와 같이, 레지스트(111, 112)를 박리한다.
이어서, 도 19에 나타내는 바와 같이, 산화막(108)을 에칭에 의해 제거한다.
이어서, 도 20에 나타내는 바와 같이, 질화막(106) 및 질화막(109)을 에칭 레지스트로서 이용하고, 실리콘층(102)의 실리콘을 이방성 에칭에 의해 소정 깊이 에칭한다. 이에 의해, 섬형상 실리콘층(114), 제 2 원호형상 실리콘층(113), p형 또는 논도프의 실리콘층(115)이 형성된다.
이어서, 도 21에 나타내는 바와 같이, 질화막(109), 질화막(106), 섬형상 실리콘층(114), 제 2 원호형상 실리콘층(113), p형 또는 논도프의 실리콘층(115)을 균일한 두께로 얇게 덮도록, 질화막(116)을 증착한다.
이어서, 도 22에 나타내는 바와 같이, 질화막(116)을 이방성 에칭에 의해 에칭하고, 섬형상 실리콘층(114), 제 2 원호형상 실리콘층(113)의 측벽에 사이드월 스페이서 형태로 잔존하도록, 질화막 사이드월(117, 118)을 형성한다.
이어서, 도 23에 나타내는 바와 같이, 질화막 사이드월(118), 질화막(106) 상으로부터 섬형상 실리콘층(114)을 덮도록, 불순물주입을 위한 레지스트(119)를 형성한다.
이어서, 도 24에 나타내는 바와 같이, 레지스트(119)를 마스크로서 이용하고, 제 2 원호형상 실리콘층(113)의 외측(섬형상 실리콘층(114)으로부터 이격되는 방향)인 동시에 수평방향으로 연장되는 연장부에 비소(As)를 주입하여 n+형 실리콘층(120)을 형성한다.
이어서, 도 25에 나타내는 바와 같이, 레지스트(119)를 박리한다.
이어서, 도 26에 나타내는 바와 같이, 질화막 사이드월(117), 질화막(109) 상으로부터 제 2 원호형상 실리콘층(113)을 덮도록, 불순물주입을 위한 레지스트(121)를 형성한다.
이어서, 도 27에 나타내는 바와 같이, 레지스트(121)를 마스크로서 이용하고, 섬형상 실리콘층(114)의 기둥부분의 외측(섬형상 실리콘층(114)의 기둥부분으로부터 이격되는 방향)인 동시에 수평방향으로 연장되는 연장부에 붕소(B)를 주입하여 p+형 실리콘층(122)을 형성한다.
이어서, 도 28에 나타내는 바와 같이, 레지스트(121)를 박리한다.
이어서, 도 29에 나타내는 바와 같이, 제 2 원호형상 실리콘층(113) 및 섬형상 실리콘층(114)의 기둥부분의 측벽에 존재하는 공간을 채우도록, 제 2 원호형상 실리콘층(113) 및 섬형상 실리콘층(114)의 기둥부분의 높이를 넘을 때까지 산화막(123)을 증착한 후, CMP(Chemical Mechanical Polishing: 화학기계연마)에 의해 평탄화한다.
이어서, 도 30에 나타내는 바와 같이, 산화막(123) 및 제 2 원호형상 실리콘층(113) 상의 소정의 위치에, 게이트부를 에칭하기 위한 소정의 패턴을 갖는 레지스트(124)를 형성한다.
이어서, 도 31에 나타내는 바와 같이, 섬형상 실리콘층(114) 주위의 산화막(123)을 소정의 깊이까지 에칭에 의해 제거한다.
이어서, 도 32에 나타내는 바와 같이, 레지스트(124)를 박리한다.
이어서, 도 33에 나타내는 바와 같이, 섬형상 실리콘층(114) 측벽의 질화막 사이드월(118), 제 2 원호형상 실리콘층(113) 측벽의 질화막 사이드월(117)을 에칭에 의해 제거한다.
이어서, 도 34에 나타내는 바와 같이, 섬형상 실리콘층(114), 제 2 원호형상 실리콘층(113), 및 산화막(123) 상에 제 1 및 제 2 게이트 절연막(125(125a), 125(125b))이 되는 고유전체막(125), 게이트 전극(126)을 형성하기 위하여, 알루미늄 등의 금속(126)을 증착하고, CMP에 의해 평탄화한다.
이어서, 도 35에 나타내는 바와 같이, 섬형상 실리콘층(114) 주위의 금속(126)을 소정의 깊이(섬형상 실리콘층(114)의 높이방향의 중앙위치)까지 에치 백시킨다.
이어서, 도 36에 나타내는 바와 같이, 에치 백에 의해 금속(126)이 제거된 공간에 산화막(127)을 증착하고, CMP에 의해 평탄화한다.
이어서, 도 37에 나타내는 바와 같이, 표층에 노출된 고유전체막(125)을 에칭에 의해 제거한다.
이어서, 도 38에 나타내는 바와 같이, 섬형상 실리콘층(114) 상의 질화막(106), 제 2 원호형상 실리콘층(113) 상의 질화막(109), 제 2 원호형상 실리콘층(113) 측벽의 질화막 사이드월(117)을 에칭에 의해 제거한다.
이어서, 도 39에 나타내는 바와 같이, 섬형상 실리콘층(114) 상의 산화막(105)을 에칭에 의해 제거한다.
이어서, 도 40에 나타내는 바와 같이, 섬형상 실리콘층(114) 상의 공간을 채우도록, 불순물주입을 위한 소정의 패턴을 갖는 레지스트(128)를 형성한다.
이어서, 도 41에 나타내는 바와 같이, 레지스트(128)를 마스크로서 이용하고, 제 2 원호형상 실리콘층(113)에 비소(As)을 주입하여 n+형 실리콘층(129)을 형성한다.
이어서, 도 42에 나타내는 바와 같이, 레지스트(128)를 박리한다.
이어서, 도 43에 나타내는 바와 같이, 섬형상 실리콘층(114) 상의 공간을 제외한 소정의 위치에, 불순물주입을 위한 소정의 패턴을 갖는 레지스트(130)를 형성한다.
이어서, 도 44에 나타내는 바와 같이, 섬형상 실리콘층(114)에 붕소(B)를 주입하여 p+형 실리콘층(131)을 형성한다.
이어서, 도 45에 나타내는 바와 같이, 레지스트(130)를 박리한다.
이어서, 도 46에 나타내는 바와 같이, 섬형상 실리콘층(114) 상의 공간, 및 제 2 원호형상 실리콘층(113) 상의 일부 공간을 채우도록, 산화막을 에칭하기 위한 레지스트(132)를 형성한다.
이어서, 도 47에 나타내는 바와 같이, 산화막(123)을 에칭에 의해 제거한다.
이어서, 도 48에 나타내는 바와 같이, 레지스트(130)를 박리한다.
이어서, 도 49에 나타내는 바와 같이, 도 47의 에칭 공정에서 잔존한 산화막(123)을 에칭에 의해 제거한다.
이어서, 도 50에 나타내는 바와 같이, n+형 실리콘층(120), n+형 실리콘층(129), p+형 실리콘층(131), p+형 실리콘층(122) 상에 각각 실리콘과 금속의 제 1 화합물층(133), 제 2 화합물층(134), 제 3 화합물층(135), 제 4 화합물층(136)을 형성한다. 상기 금속으로서는 Ni(니켈), Co(코발트)를 사용할 수 있고, 상기 화합물층은, 예를 들면, 실리콘 상에 니켈막을 증착하고, 나아가 열처리를 행하는 것에 의해 실리콘 표면에 Ni 실리사아드층을 형성하는 것에 의하여 형성할 수 있다.
이어서, 도 51에 나타내는 바와 같이, 제 1～제 4 화합물층(133～136), 산화막(127) 등의 상으로부터, 층간막(137)을 증착한다.
이어서, 도 52에 나타내는 바와 같이, 제 2, 제 3 화합물층(134, 135)을 포함하여, 제 2 원호형상 실리콘층(113) 상의 공간이 노출되도록, 콘택트홀(138)을 형성한다.
이어서, 도 53에 나타내는 바와 같이, 제 1, 제 4 화합물층(133, 136)이 노출되도록, 콘택트홀(139, 140)을 형성한다.
이어서, 도 54에 나타내는 바와 같이, 섬형상 실리콘층(114) 주위의 금속(126)의 일부가 노출되도록, 콘택트홀(141)을 형성한다.
이어서, 도 55에 나타내는 바와 같이, 콘택트홀(138, 139, 140, 141)을 금속재료로 채워넣고, 콘택트(142, 143, 144, 145)를 형성한다.
이어서, 도 56에 나타내는 바와 같이, 콘택트(144, 142)에 각각 전기적으로 접속되도록 제 1 및 제 2 전원 배선(148, 146)을 형성하고, 콘택트(145, 143)에 각각 전기적으로 접속되도록 입력 배선(149), 출력 배선(147)을 형성한다. 이상과 같이 하는 것에 의해, 본 발명의 실시형태에 따른 반도체 장치의 구조(도 1 참조)가 형성된다.
본 발명은 상술한 실시형태에 한정되지 않고 다양한 수정 및 응용이 가능하다. 소자구조는 일례이고, 적절히 변경 가능하다. 본 출원은, 2009년 9월 16일에 출원된 일본국 특허출원 제2009-214166호 및 2009년 12월 28일에 출원된 일본국 특허출원 제2009-297211호를 근거로 하는 우선권을 주장하고, 당해 출원의 발명의 상세한 설명(명세서), 특허청구의 범위, 도면 및 발명의 개요를 포함한다. 일본국 특허출원 제2009-214166호 및 일본국 특허출원 제2009-297211호에 개시되는 내용은, 모두 본 명세서 중에 참조로서 도입된다.
101: 산화막
102: p형 또는 논도프의 실리콘층
103: 레지스트
104: n형 또는 논도프의 실리콘층
105: 산화막
106: 질화막
107: 레지스트
108: 산화막
109: 질화막
110: 레지스트
111: 레지스트
112: 레지스트
113: 제 2 원호형상 실리콘층
114: 섬형상 실리콘층
115: p형 또는 논도프의 실리콘층
116: 질화막
117: 질화막 사이드월
118: 질화막 사이드월
119: 레지스트
120: n+형 실리콘층
121: 레지스트
122: p+형 실리콘층
123: 산화막
124: 레지스트
125: 게이트 절연막, 고유전체막
126: 게이트 전극, 금속
127: 산화막
128: 레지스트
129: n+형 실리콘층
130: 레지스트
131: p+형 실리콘층
132: 레지스트
133: 실리콘과 금속의 화합물층
134: 실리콘과 금속의 화합물층
135: 실리콘과 금속의 화합물층
136: 실리콘과 금속의 화합물층
137: 층간막
138: 콘택트홀
139: 콘택트홀
140: 콘택트홀
141: 콘택트홀
142: 콘택트
143: 콘택트
144: 콘택트
145: 콘택트
146: 전원 배선
147: 출력 배선
148: 전원 배선
149: 입력 배선

Claims (14)

  1. 제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터에 의해 인버터로서 기능을 하는 반도체 장치이고,
    상기 제 1 트랜지스터는,
    섬형상 반도체층과,
    상기 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막의 주위를 둘러싸는 게이트 전극과,
    상기 섬형상 반도체층의 상방부분에 형성된 제 1 도전형 상부 고농도 반도체층과,
    상기 섬형상 반도체층의 하방부분에 형성된 제 1 도전형 하부 고농도 반도체층으로 구성되고,
    상기 제 2 트랜지스터는,
    상기 게이트 전극과,
    상기 게이트 전극 주위의 적어도 일부를 둘러싸는 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막 주위의 적어도 일부에 접하는 반도체층과,
    상기 반도체층의 상방부분에 형성되고, 상기 제 1 도전형 상부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 상부 고농도 반도체층과,
    상기 반도체층의 하방부분에 형성되고, 상기 제 1 도전형 하부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 하부 고농도 반도체층으로 구성되어 있고,
    상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층과 상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층을 서로 전기적으로 접속하는 제 1 콘택트를 더 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터에 의해 인버터로서 기능을 하는 반도체 장치이고,
    상기 제 1 트랜지스터는,
    섬형상 반도체층과,
    상기 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막의 주위를 둘러싸는 게이트 전극과,
    상기 섬형상 반도체층의 상방부분에 형성된 제 1 도전형 상부 고농도 반도체층과,
    상기 섬형상 반도체층의 하방부분에 형성된 제 1 도전형 하부 고농도 반도체층으로 구성되고,
    상기 제 2 트랜지스터는,
    상기 게이트 전극과,
    상기 게이트 전극 주위의 적어도 일부를 둘러싸는 게이트 절연막과,
    상기 게이트 절연막 주위의 일부에 접하는 원호형상 반도체층과,
    상기 원호형상 반도체층의 상방부분에 형성되고, 상기 제 1 도전형 상부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 상부 고농도 반도체층과,
    상기 원호형상 반도체층의 하방부분에 형성되고, 상기 제 1 도전형 하부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 하부 고농도 반도체층으로 구성되어 있고,
    상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층과 상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층을 서로 전기적으로 접속하는 제 1 콘택트를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 트랜지스터와 제 2 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터에 의해 인버터로서 기능을 하는 반도체 장치이고,
    상기 제 1 트랜지스터는,
    섬형상 반도체층과,
    상기 섬형상 반도체층의 주위를 둘러싸는 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막의 주위를 둘러싸는 게이트 전극과,
    상기 섬형상 반도체층의 상방부분에 형성된 제 1 도전형 상부 고농도 반도체층과,
    상기 섬형상 반도체층의 하방부분에 형성된 제 1 도전형 하부 고농도 반도체층으로 구성되고,
    상기 제 2 트랜지스터는,
    상기 게이트 전극과,
    상기 게이트 전극 주위의 적어도 일부를 둘러싸는 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막 주위의 일부에 접하는 원호형상 반도체층과,
    상기 원호형상 반도체층의 상방부분에 형성되고, 상기 제 1 도전형 상부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 상부 고농도 반도체층과,
    상기 원호형상 반도체층의 하방부분에 형성되고, 상기 제 1 도전형 하부 고농도 반도체층과 반대 도전형을 갖는 제 2 도전형 하부 고농도 반도체층으로 구성되고,
    상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층 상에 형성된 반도체와 금속의 제 1 화합물층과,
    상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 하부 고농도 반도체층은 상기 제 1 트랜지스터의 외측인 동시에 수평방향으로 연장되는 연장부를 구비하고, 상기 연장부 상에 형성된 반도체와 금속의 제 2 화합물층과,
    상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층 상에 형성된 반도체와 금속의 제 3 화합물층과,
    상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 하부 고농도 반도체층은 상기 제 2 트랜지스터의 외측인 동시에 수평방향으로 연장되는 연장부를 구비하고, 상기 연장부 상에 형성된 반도체와 금속의 제 4 화합물층과,
    상기 제 1 및 제 3 화합물층 상에 형성되고, 상기 제 1 트랜지스터에 있어서의 상기 제 1 도전형 상부 고농도 반도체층과 상기 제 2 트랜지스터에 있어서의 상기 제 2 도전형 상부 고농도 반도체층을 서로 전기적으로 접속하는 제 1 콘택트와,
    상기 제 1 콘택트에 전기적으로 접속되는 출력 배선을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제 2 화합물층 상에 형성된 제 2 콘택트와,
    상기 제 4 화합물층 상에 형성된 제 3 콘택트와, 상기 게이트 전극 상에 형성된 제 4 콘택트와,
    상기 제 1 콘택트에 접속되고, 신호를 출력하기 위한 출력 배선과,
    상기 제 4 콘택트에 접속되고, 신호를 입력하기 위한 입력 배선과,
    상기 제 2 콘택트에 접속되고, 외부전원과 접속된 제 1 전원 배선과,
    상기 제 3 콘택트에 접속되고, 외부전원과 접속된 제 2 전원 배선을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제 1 도전형 상부 고농도 반도체층은 p+형 반도체층이고,
    상기 제 1 도전형 하부 고농도 반도체층은 p+형 반도체층이고,
    상기 제 2 도전형 상부 고농도 반도체층은 n+형 반도체층이고,
    상기 제 2 도전형 하부 고농도 반도체층은 n+형 반도체층인 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서,
    상기 원호형상 반도체층이 상기 제 2 게이트 절연막 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 상기 섬형상 반도체층의 외주 길이를 Wp로 하였을 때, Wp=2×Wn인 것을 특징으로 하는 반도체 장치.
  7. 제 3항에 있어서,
    상기 원호형상 반도체층이 상기 제 2 게이트 절연막 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 상기 섬형상 반도체층의 외주 길이를 Wp로 하였을 때, Wp가 Wn보다 큰 것을 특징으로 하는 반도체 장치.
  8. 제 3항에 있어서,
    상기 원호형상 반도체층의 채널 길이를 Ln으로 하고, 상기 섬형상 반도체층의 채널 길이를 Lp로 하였을 때, Ln=Lp인 것을 특징으로 하는 반도체 장치.
  9. 제 3항에 있어서,
    상기 원호형상 반도체층의 채널 길이를 Ln으로 하고, 상기 섬형상 반도체층의 채널 길이를 Lp로 하고, 상기 원호형상 반도체층이 상기 제 2 게이트 절연막 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 상기 섬형상 반도체층의 외주 길이를 Wp로 하였을 때, Wp=2Wn, Ln=Lp인 것을 특징으로 하는 반도체 장치.
  10. 제 3항에 있어서,
    상기 원호형상 반도체층의 채널 길이를 Ln으로 하고, 상기 섬형상 반도체층의 채널 길이를 Lp로 하고, 상기 원호형상 반도체층이 상기 제 2 게이트 절연막 주위의 일부에 접하는 경계에 형성되는 원호의 길이를 Wn으로 하고, 상기 섬형상 반도체층의 외주 길이를 Wp로 하였을 때, Wp>Wn, Ln=Lp인 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제 1 트랜지스터는 인핸스먼트형 pMOS 트랜지스터이고,
    상기 제 1 도전형 상부 고농도 반도체층은 p+형 반도체층이고,
    상기 제 1 도전형 하부 고농도 반도체층은 p+형 반도체층이고,
    상기 제 2 트랜지스터는 인핸스먼트형 nMOS 트랜지스터이고,
    상기 제 2 도전형 상부 고농도 반도체층은 n+형 반도체층이고,
    상기 제 2 도전형 하부 고농도 반도체층은 n+형 반도체층이고,
    상기 게이트 전극은 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 3항에 있어서,
    상기 제 1～제 4 화합물층은 모두 실리콘과 금속의 화합물층인 것을 특징으로 하는 반도체 장치.
  13. 제 2항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 각각 인핸스먼트형 pMOS 및 nMOS 트랜지스터이고,
    상기 섬형상 반도체층은 섬형상 실리콘층이고,
    상기 원호형상 반도체층은 원호형상 실리콘층이고,
    상기 제 1 도전형 상부 및 하부 고농도 반도체층은 각각 p+형 실리콘층이고,
    상기 제 2 도전형 상부 및 하부 고농도 반도체층은 각각 n+형 실리콘층인 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 섬형상 실리콘층은 n형 또는 논도프의 섬형상 실리콘층이고,
    상기 원호형상 실리콘층은 p형 또는 논도프의 원호형상 실리콘층인 것을 특징으로 하는 반도체 장치.
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