KR101203433B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR101203433B1 KR101203433B1 KR1020100095525A KR20100095525A KR101203433B1 KR 101203433 B1 KR101203433 B1 KR 101203433B1 KR 1020100095525 A KR1020100095525 A KR 1020100095525A KR 20100095525 A KR20100095525 A KR 20100095525A KR 101203433 B1 KR101203433 B1 KR 101203433B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- layers
- pair
- layer disposed
- insulator
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 104
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 468
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 468
- 239000010703 silicon Substances 0.000 claims abstract description 468
- 239000012212 insulator Substances 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 75
- 239000010408 film Substances 0.000 description 127
- 239000010410 layer Substances 0.000 description 98
- 238000004519 manufacturing process Methods 0.000 description 65
- 229910052751 metal Inorganic materials 0.000 description 43
- 239000002184 metal Substances 0.000 description 43
- 150000004767 nitrides Chemical class 0.000 description 39
- 150000001875 compounds Chemical class 0.000 description 17
- 238000005530 etching Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 150000002736 metal compounds Chemical class 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 150000003377 silicon compounds Chemical class 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000002708 enhancing effect Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- OIIOPWHTJZYKIL-PMACEKPBSA-N (5S)-5-[[[5-[2-chloro-3-[2-chloro-3-[6-methoxy-5-[[[(2S)-5-oxopyrrolidin-2-yl]methylamino]methyl]pyrazin-2-yl]phenyl]phenyl]-3-methoxypyrazin-2-yl]methylamino]methyl]pyrrolidin-2-one Chemical compound C1(=C(N=C(C2=C(C(C3=CC=CC(=C3Cl)C3=NC(OC)=C(N=C3)CNC[C@H]3NC(=O)CC3)=CC=C2)Cl)C=N1)OC)CNC[C@H]1NC(=O)CC1 OIIOPWHTJZYKIL-PMACEKPBSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 장치는; 기판 상에 배치되고, p형 실리콘(102)과, n형 실리콘(104)과, p형 실리콘과 n형 실리콘의 사이에 배치되고, 기판에 대해 수직방향으로 연장되는 산화물(116)과, 로 이루어지는 주상 구조체와; p형 실리콘의 상하에 배치된 고농도의 n형 실리콘층(134, 122)과; n형 실리콘의 상하에 배치된 고농도의 p형 실리콘층(136, 124)과; p형 실리콘(102)과 n형 실리콘(104)과 산화물(116)과, 를 둘러싸고, 게이트 절연체로서 기능을 하는 절연물(127)과; 절연물(127)을 둘러싸고, 게이트 전극으로서 기능을 하는 도전체(128)와; 를 포함한다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치, 그 중에서도 MOS(금속 산화막 반도체)구조의 게이트 전극을 갖는 전계 효과 트랜지스터인 MOS 트랜지스터를 이용한 집적 회로는, 고집적화의 일로를 찾고 있다. 이 고집적화에 따라, 그 중에 이용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터가 디지털 회로의 기본회로 중의 하나인 인버터 회로(NOT 회로)를 구성하는 경우, 당해 MOS 트랜지스터의 미세화가 진행되면, 누설 전류의 억제가 곤란하고, 핫캐리어 효과에 의한 신뢰성의 저하가 발생하게 된다. 또한, 필요한 전류량 확보 요청 때문에, 회로의 점유 면적을 좀처럼 작게 할 수 없는 문제가 있었다. 이와 같은 문제를 해결하기 위하여, 기판에 대해 소스, 게이트, 드레인이 수직방향으로 배치되는 섬형상 반도체층을 구비하고, 그 게이트가 섬형상 반도체층을 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되고, SGT를 이용한 CMOS 인버터 회로가 제안되어 있다(S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, "A Nobel Circuit Technology with Surrounding Gate Transistors(SGT's) for Ultra High Density DRAM's", IEEE JSSC, Vol. 30, No. 9, 1995.). 상기 SGT를 이용한 CMOS 인버터 회로에 의해 소형화가 이루어져 있기는 하지만, SGT를 이용한 CMOS 인버터 회로에 있어서 진일보한 소형화의 실현이 기대되고 있다.
상술한 실정에 비추어, 본 발명은 SGT를 이용한 CMOS 인버터 회로를 구비하고, 고집적화를 실현할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제 1 실시형태에 따른 반도체 장치는, 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고, 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물과, 를 구비하는 주상 구조체와; 상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이한 제 1 고농도 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과; 상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이한 제 2 고농도 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과; 상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물과, 를 둘러싸는 제 2 절연물과;
상기 제 2 절연물의 주위를 둘러싸는 도전체와; 를 포함하고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상방의 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상방의 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 하방의 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 하방의 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하는 것을 특징으로 한다.
상기 제 2 절연물의 주위를 둘러싸는 도전체와; 를 포함하고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상방의 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상방의 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 하방의 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 하방의 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 고농도 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 고농도 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하는 것을 특징으로 한다.
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 고농도 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 고농도 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있는 것을 특징으로 한다.
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것을 특징으로 한다.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜(Fermi potential), εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA은 제 1 실리콘의 불순물농도를 각각 나타낸다.
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것을 특징으로 한다.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜(Fermi potential), εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA은 제 1 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것을 특징으로 한다.
L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것을 특징으로 한다.
L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것을 특징으로 한다.
L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것을 특징으로 한다.
L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것을 특징으로 한다.
L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것을 특징으로 한다.
L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 반원주 형상으로 되어 있는 것을 특징으로 한다.
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 반원주 형상으로 되어 있는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 1 실리콘 및 상기 제 1 상하 한 쌍의 실리콘층은 인핸스먼트형 nMOS 트랜지스터를 구성하고, 게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 2 실리콘 및 상기 제 2 상하 한 쌍의 실리콘층은, 인핸스먼트형 pMOS 트랜지스터를 구성하고, 상기 도전체는 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것을 특징으로 한다.
게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 1 실리콘 및 상기 제 1 상하 한 쌍의 실리콘층은 인핸스먼트형 nMOS 트랜지스터를 구성하고, 게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 2 실리콘 및 상기 제 2 상하 한 쌍의 실리콘층은, 인핸스먼트형 pMOS 트랜지스터를 구성하고, 상기 도전체는 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것을 특징으로 한다.
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있는 것이 바람직하다.
또한, 상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것이 바람직하다.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 1 실리콘인 p형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 1 실리콘인 p형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것이 바람직하다.
L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 1 실리콘인 p형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 1 실리콘인 p형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것이 바람직하다. L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다. 이에 의해, 제 2 실리콘인 n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것이 바람직하다.
L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 2 실리콘인 n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 2 실리콘인 n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 반원주 형상으로 되어 있는 것이 바람직하다.
이에 의해, 원형상의 레지스트를 이용하여 주상 구조체를 형성할 수 있고, 고집적 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
이에 의해, 원형상의 레지스트를 이용하여 주상 구조체를 형성할 수 있고, 고집적 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 1 실리콘 및 상기 제 1 상하 한 쌍의 실리콘층은 인핸스먼트형 nMOS 트랜지스터를 구성하고,
게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 2 실리콘 및 상기 제 2 상하 한 쌍의 실리콘층은 인핸스먼트형 pMOS 트랜지스터를 구성하고, 상기 도전체는 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것이 바람직하다.
이에 의해, pMOS 트랜지스터 및 nMOS 트랜지스터 모두 인핸스먼트형으로 할 수 있다.
게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 2 실리콘 및 상기 제 2 상하 한 쌍의 실리콘층은 인핸스먼트형 pMOS 트랜지스터를 구성하고, 상기 도전체는 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것이 바람직하다.
이에 의해, pMOS 트랜지스터 및 nMOS 트랜지스터 모두 인핸스먼트형으로 할 수 있다.
본 발명의 제 1 실시형태에 따른 반도체 장치에 의하면, 1개의 주상 구조체를 이용하여 CMOS 인버터 회로를 구성할 수 있기 때문에, CMOS 인버터 회로의 고집적화를 실현할 수 있다.
도 1(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 평면도, (b)는 본 발명에 따른 반도체 장치의 X-X' 단면도, (c)는 본 발명에 따른 반도체 장치의 Y-Y' 단면도.
도 2(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 3(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 4(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 5(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 6(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 7(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 8(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 9(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 10(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 11(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 12(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 13(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 14(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 15(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 16(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 17(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 18(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 19(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 20(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 21(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 22(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 23(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 24(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 25(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 26(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 27(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 28(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 29(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 30(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 31(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 32(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 33(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 34(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 35(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 36(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 37(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 38(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 39(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 40(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 41(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 42(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 43(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 44(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 45(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 46(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 47(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 48(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 49(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 50(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 51(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 52(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 53(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 54(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 55(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 56(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 57(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 58(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 59(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 60(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 61(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 62(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 63(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 64(a)는 본 발명의 실시형태의 변형예에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 2(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 3(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 4(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 5(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 6(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 7(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 8(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 9(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 10(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 11(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 12(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 13(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 14(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 15(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 16(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 17(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 18(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 19(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 20(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 21(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 22(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 23(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 24(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 25(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 26(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 27(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 28(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 29(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 30(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 31(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 32(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 33(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 34(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 35(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 36(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 37(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 38(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 39(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 40(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 41(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 42(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 43(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 44(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 45(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 46(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 47(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 48(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 49(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 50(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 51(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 52(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 53(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 54(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 55(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 56(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 57(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 58(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 59(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 60(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 61(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 62(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 63(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
도 64(a)는 본 발명의 실시형태의 변형예에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도.
이하, 본 발명의 실시형태에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하여 설명한다.
도 1에 있어서, (a)는 본 발명의 실시형태에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도를 각각 나타낸다.
도 1(a)~도 1(c)에 나타내는 바와 같이, 본 실시형태에 따른 반도체 장치는, CMOS 인버터 회로(MOS 트랜지스터)를 구비하고; 기판(미도시) 상에 배치되고, p형 또는 진성 실리콘(102)과, n형 또는 진성 실리콘(104)과, 실리콘(102) 및 실리콘(104)의 사이에 배치되며 상기 기판에 대해 수직방향으로 연장되는 제 1 산화막(116)과, 를 구비하는 MOS 트랜지스터를 구성하는 1개의 주상 구조체; 를 구비한다.
본 실시형태에 따른 반도체 장치는, p형 또는 진성 실리콘(102)을 사이에 끼고 상하에 배치되며 n형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(134, 122)과; n형 또는 진성 실리콘(104)을 사이에 끼고 상하에 배치되며 p형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(136, 124)과; p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)의 주위를 둘러싸는 게이트 절연막(127)과; 게이트 절연막(127)의 주위를 둘러싸는 게이트 전극(128); 을 더 구비한다.
그리고, 본 실시형태에 따른 반도체 장치에 있어서, 실리콘층(134)과 실리콘층(136)이 전기적으로 접속되어 있다. 여기서, 실리콘층(122)에 제 1 전원이 공급되고, 실리콘층(124)에 제 2 전원이 공급된다.
본 실시형태에 따른 반도체 장치에 있어서, n형 고농도 불순물을 포함하는 실리콘층(134) 상에 금속과 실리콘의 화합물(138), n형 고농도 불순물을 포함하는 실리콘층(122) 상에 금속과 실리콘의 화합물(137), p형 고농도 불순물을 포함하는 실리콘층(136) 상에 금속과 실리콘의 화합물(139), p형 고농도 불순물을 포함하는 실리콘층(124) 상에 금속과 실리콘의 화합물(140)이 각각 형성되어 있다.
도 1(a)~도 1(c)에 나타내는 바와 같이, 금속과 실리콘의 화합물(138)과 금속과 실리콘의 화합물(139) 상에 콘택트(148)가 형성되고, 화합물(138, 139)을 전기적으로 접속하고 있다. 또한, 금속과 실리콘의 화합물(137) 상에 콘택트(147), 금속과 실리콘의 화합물(140) 상에 콘택트(149), 게이트 전극(128) 상에 콘택트(150)가 각각 형성되어 있다.
그리고, 콘택트(147) 상에 제 1 메탈(151)이 형성되고, 이 제 1 메탈(151)을 개재하여 제 1 전원이 콘택트(147)에 공급되고, 콘택트(149) 상에 제 1 메탈(153)이 형성되고, 이 제 1 메탈(153)을 개재하여 콘택트(149)에 제 2 전원이 공급된다. 또한, 콘택트(148) 상에 제 1 메탈(152), 콘택트(150) 상에 제 1 메탈(154)이 각각 형성되어 있다.
p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)은 모두 사각기둥 형상으로 되어 있다. 이 때문에, 본 실시형태에 따른 반도체 장치의 주상 구조체는, 평면으로 볼 때 사각형상인 레지스트를 이용하여 형성할 수 있다.
사각기둥 형상을 갖는 p형 또는 진성 실리콘(102)의 저면 사각형의, 제 1 산화막(116)에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것이 바람직하다. L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 실리콘(102)의 불순물농도를 각각 나타낸다. 이에 의해, p형 또는 진성 실리콘(102)을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
사각기둥 형상을 갖는 p형 또는 진성 실리콘(102)의 저면 사각형의, 제 1 산화막(116)에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것이 바람직하다. L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 실리콘(102)의 불순물농도를 각각 나타낸다. 이에 의해, p형 또는 진성 실리콘(102)을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 사각기둥 형상을 갖는 n형 또는 진성 실리콘(104)의 저면 사각형의, 제 1 산화막(116)에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것이 바람직하다. L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 실리콘(104)의 불순물농도를 각각 나타낸다. 이에 의해, n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 사각기둥 형상을 갖는 n형 또는 진성 실리콘(104)의 저면 사각형의, 제 1 산화막(116)에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것이 바람직하다. L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 실리콘(104)의 불순물농도를 각각 나타낸다. 이에 의해, n형 또는 진성 실리콘(104)을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
이하, 본 발명의 실시형태에 따른 반도체 장치의 제조 공정의 일례를 도 2~도 63을 참조하여 설명한다. 또, 이들의 도면에 있어서 동일한 구성 요소에 대해서는 동일한 부호가 부여된다. 도 2~도 63에 있어서, (a)는 본 발명의 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X' 단면도, (c)는 (a)의 Y-Y' 단면도를 각각 나타낸다.
도 2에 나타내는 바와 같이, 산화막(101) 상에 형성된 p형 또는 진성 실리콘(102) 상의 소정 영역에, n형 실리콘을 형성하기 위한 레지스트(103)를 형성한다. 실리콘(102)으로서 진성 실리콘을 이용하는 경우, 이 공정은 불필요하다.
이어서, 도 3에 나타내는 바와 같이, 레지스트(103)를 마스크로서 이용하고, 실리콘(102)의 소정 영역에 인(p) 등의 불순물을 도입하여, n형 또는 진성 실리콘(104)을 형성한다. 실리콘(104)으로서 진성 실리콘을 이용하는 경우, 이 공정은 불필요하다.
이어서, 도 4에 나타내는 바와 같이, 레지스트(103)를 박리한다.
이어서, 도 5에 나타내는 바와 같이, 실리콘층(102, 104) 상에 산화막(105), 질화막(106)을 차례로 증착한다.
이어서, 도 6에 나타내는 바와 같이, 질화막(106) 상의 소정 영역에 질화막(106)을 에칭하기 위한 레지스트(107, 108)를 형성한다.
이어서, 도 7에 나타내는 바와 같이, 레지스트(107, 108)를 마스크로서 이용하고, 질화막(106) 및 산화막(105)을 에칭하여 각각 2분할하여, 질화막(109, 110), 산화막(111, 112)을 형성한다.
이어서, 도 8에 나타내는 바와 같이, 레지스트(107, 108)를 박리한다.
이어서, 도 9에 나타내는 바와 같이, 질화막(109, 110), 산화막(111, 112)을 덮도록, 실리콘층(102, 104) 상으로부터 질화막(113)을 증착한다. 질화막(113)의 소정의 위치에는 질화막 사이드월(114, 115)을 형성하기 위한 요(凹)부를 형성한다.
이어서, 도 10에 나타내는 바와 같이, 질화막(113)을 소정 깊이 에치 백(etch back)시키고, 질화막(109, 110) 및 산화막(111, 112)의 사이에 질화막 사이드월(114, 115)을 형성한다.
이어서, 도 11에 나타내는 바와 같이, 질화막 사이드월(114, 115)을 마스크로서 이용하고, 실리콘(102, 104)을 에칭하여, 산화막(101)에 닿는 트랜치를 형성한다.
이어서, 도 12에 나타내는 바와 같이, 트랜치 내에 제 1 산화막(116)을 증착한 후, CMP(Chemical Mechanical Polishing: 화학기계연마)에 의해 평탄화한다.
이어서, 도 13에 나타내는 바와 같이, 그 위로부터 질화막(117)을 증착한다.
이어서, 도 14에 나타내는 바와 같이, 그 표면의 소정의 위치에, MOS 트랜지스터를 구성하는 주상구조물을 형성하기 위한 사각형상의 레지스트(118)를 형성한다.
이어서, 도 15에 나타내는 바와 같이, 레지스트(118)를 마스크로서 이용하고, 질화막(117), 질화막(109)을 에칭한다. 이때, 실리콘층(102, 104) 상에 산화막(111, 112)과, 질화막 사이드월(114, 115)의 일부가 잔존한다.
이어서, 도 16에 나타내는 바와 같이, 실리콘층(102, 104) 상의 산화막(111, 112)을 에칭에 의해 제거한다.
이어서, 도 17에 나타내는 바와 같이, 레지스트(118)를 박리한다.
이어서, 도 18에 나타내는 바와 같이, 질화막(117)을 마스크로서 이용하고, 실리콘층(102, 104)을 산화막(101) 상에 소정의 두께로 잔존하도록 에칭하여, 실리콘층(102, 104)을 구비하는 주상체(column)를 형성한다.
이어서, 도 19에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체를 포함하는 구조물의 표면을 균일한 두께로 얇게 덮도록, 산화막(119)을 증착한다.
이어서, 도 20에 나타내는 바와 같이, 산화막(119)을 에칭하여, 실리콘층(102, 104)을 구비하는 주상체의 벽면에 사이드월 형태로 잔존시킨다.
이어서, 도 21에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체를 덮도록, 실리콘층(102, 104) 상에 소자분리를 위한 레지스트(120)를 형성한다.
이어서, 도 22에 나타내는 바와 같이, 레지스트(120)를 마스크로서 이용하고, 실리콘층(102, 104)을 에칭하여, 산화막(101) 상에서 소자분리를 행한다.
이어서, 도 23에 나타내는 바와 같이, 레지스트(120)를 박리한다.
이어서, 도 24에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 우측 절반, 및 실리콘층(104)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(121)를 형성한다.
이어서, 도 25에 나타내는 바와 같이, 레지스트(121)를 마스크로서 이용하고, 실리콘층(102)에 인(p) 등의 불순물을 도입하여, 실리콘층(102, 104)을 구비하는 주상체의 좌측 영역에, n형 고농도 불순물을 포함하는 실리콘층(122)을 형성한다.
이어서, 도 26에 나타내는 바와 같이, 레지스트(121)를 박리한다.
이어서, 도 27에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 좌측 절반, 및 실리콘층(122)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(123)를 형성한다.
이어서, 도 28에 나타내는 바와 같이, 레지스트(123)를 마스크로서 이용하고, 실리콘층(104)에 비소(As) 등의 불순물을 도입하여, 실리콘층(102, 104)을 구비하는 주상체의 우측 영역에, p형 고농도 불순물을 포함하는 실리콘층(124)을 형성한다.
이어서, 도 29에 나타내는 바와 같이, 레지스트(123)를 박리한다.
이어서, 도 30에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 벽면에 형성된 산화막(119)을 에칭에 의해 제거한다.
이어서, 도 31에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체, 실리콘층(122, 124)을 덮도록, 산화막(101) 상으로부터 산화막(125)을 증착한다.
이어서, 도 32에 나타내는 바와 같이, 산화막(125)을 소정의 깊이까지 에치 백시킨다. 이때, 질화막(117) 상에도 산화막(126)을 잔존시킨다.
이어서, 도 33에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체, 실리콘층(122, 124)을 덮도록, 산화막(125) 상으로부터 게이트 절연막이 되는 고유전체막(127)을 얇게 증착하고, 나아가 게이트 전극이 되는 금속(128)을 더 증착하여 CMP에 의해 평탄화한다. 평탄화에 있어서 산화막(126)은 에칭에 의해 제거된다.
여기서, 게이트 절연막(127)은, 본 실시형태에 따른 반도체 장치의 인핸스먼트형 pMOS 트랜지스터 및 nMOS 트랜지스터에 있어서, 게이트 절연막으로서 기능을 한이다. 또한, 게이트 전극(128)은, nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 도전성 재료로 형성된 게이트 전극이다. 상기 게이트 전극을 구성하기 위한 도전성 재료로서는, 예를 들면, 티타늄, 질화티타늄, 탄탈륨, 질화탄탈륨을 들 수 있다.
이어서, 도 34에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체 주위의 금속(128)을 소정의 깊이까지 에치 백시킨다.
이어서, 도 35에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 주위를 둘러싸도록, 금속(128) 상에 산화막(129)을 증착하고, CMP에 의해 평탄화한다.
이어서, 도 36에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체 주위의 산화막(129)을 소정의 깊이로 에치 백시킨다.
이어서, 도 37에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체상의 질화막(117)이 완전히 덮이도록 질화막(130)을 소정의 두께로 증착한다.
이어서, 도 38에 나타내는 바와 같이, 질화막(130)을 에칭하는 것에 의해, 질화막 사이드월(114, 115), 질화막(117) 주위의 고유전막(127)의 측벽에 사이드월 형태로 잔존시킨다.
이어서, 도 39에 나타내는 바와 같이, 질화막(117) 및 산화막(129) 상의 소정의 위치에 게이트 형성을 위한 레지스트(131)를 형성한다.
이어서, 도 40에 나타내는 바와 같이, 레지스트(131)를 마스크로서 이용하고, 산화막(129)을 에칭하는 것에 의해, 실리콘층(102, 104)을 구비하는 주상체 및 질화막(117) 주위의 고유전막(127)의 측벽에 사이드월 형태로 잔존시킨다.
이어서, 도 41에 나타내는 바와 같이, 질화막(130)을 마스크로서 이용하고, 금속(128)을 에칭하는 것에 의해, 실리콘층(102, 104)을 구비하는 주상체 주위의 고유전막(127)의 측벽을 둘러싸는 게이트 전극을 형성한다.
이어서, 도 42에 나타내는 바와 같이, 레지스트(131)를 박리한다.
이어서, 도 43에 나타내는 바와 같이, 구조물의 표면을 균일한 두께로 덮게 산화막(132)을 증착한다.
이어서, 도 44에 나타내는 바와 같이, 산화막(132)을 에칭하는 것에 의해, 실리콘층(102, 104)을 구비하는 주상체의 주위에 사이드월 형태로 잔존시킨다.
이어서, 도 45에 나타내는 바와 같이, 고유전체막(127)을 더 에칭하여, 산화막(132) 하부에만 고유전체막(127)을 잔존시킨다.
이어서, 도 46에 나타내는 바와 같이, 질화막(130, 117, 114, 115)을 에칭에 의해 제거한다.
이어서, 도 47에 나타내는 바와 같이, 실리콘층(102, 104)의 높이까지, 고유전체막(127)을 에칭에 의해 제거한다.
이어서, 도 48에 나타내는 바와 같이, 산화막(132)의 외주에서 노출된 산화막(125)을 에칭하는 것에 의해, n형 고농도 불순물을 포함하는 실리콘층(122) 및 p형 고농도 불순물을 포함하는 실리콘층(124)을 노출시킨다.
이어서, 도 49에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 우측 절반, 및 실리콘층(124)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(133)를 형성한다.
이어서, 도 50에 나타내는 바와 같이, 레지스트(133)를 마스크로서 이용하고, 실리콘층(122)의 표층부분에 인(p) 등의 불순물을 도입하여, n형 고농도 불순물을 포함하는 실리콘층(134)을 형성한다.
이어서, 도 51에 나타내는 바와 같이, 레지스트(133)를 박리한다.
이어서, 도 52에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 좌측 절반, 및 실리콘층(122)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(135)를 형성한다.
이어서, 도 53에 나타내는 바와 같이, 레지스트(135)를 마스크로서 이용하고, 실리콘층(104)의 표층부분에 비소(As) 등의 불순물을 도입하여, p형 고농도 불순물을 포함하는 실리콘층(136)을 형성한다.
이어서, 도 54에 나타내는 바와 같이, 레지스트(135)를 박리한다.
이어서, 도 55에 나타내는 바와 같이, 실리콘층(122, 134, 136, 124)의 표층부분에 금속과 실리콘의 화합물(137, 138, 139, 140)을 형성한다. 상기 금속으로서는 Ni(니켈), Co(코발트)를 사용할 수 있고, 상기 화합물층은, 예를 들면, 실리콘 상에 니켈막을 증착하고, 나아가 열처리를 행하는 것에 의해 실리콘 표면에 Ni 실리사이드층을 형성하는 것에 의해 형성할 수 있다.
이어서, 도 56에 나타내는 바와 같이, 구조물의 표면에 질화막(141)을 균일한 두께로 증착하고, 나아가 산화막(142)을 더 증착하여, CMP에 의해 평탄화를 행한다.
이어서, 도 57에 나타내는 바와 같이, 금속과 실리콘의 화합물(137, 140) 상의 질화막(141)까지 각각 콘택트홀(143, 144)을 형성한다.
이어서, 도 58에 나타내는 바와 같이, 금속과 실리콘의 화합물(138, 139) 상의 질화막(141)까지 콘택트홀(145)을 형성한다.
이어서, 도 59에 나타내는 바와 같이, 산화막(142)의 소정의 위치에 산화막(129)에 도달하도록 콘택트홀(146)을 형성한다.
이어서, 도 60에 나타내는 바와 같이, 콘택트홀(143, 144, 145, 146)의 저면의 질화막(141)을 에칭하는 것에 의해, 금속과 실리콘의 화합물(137, 140, 138, 139), 산화막(129)의 일부를 노출시킨다.
이어서, 도 61에 나타내는 바와 같이, 콘택트홀(146) 내의 산화막(129)을 에칭하는 것에 의해 게이트 전극(128)을 노출시킨다.
이어서, 도 62에 나타내는 바와 같이, 콘택트홀(143, 144, 145, 146) 내에 금속재료를 충전하는 것에 의해 콘택트(147, 148, 149, 150)를 형성한다.
이어서, 도 63에 나타내는 바와 같이, 콘택트(147, 148, 149, 150) 상에 제 1 메탈(151, 152, 153, 154)을 형성한다.
또, 상기 실시형태에 있어서, p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)은 모두 사각기둥 형상으로 하였지만, p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)은, 도 64(a)~(c)에 나타내는 바와 같이, 모두 반원주 형상으로 하여도 좋다. 도 64(a)는 본 변형예에 따른 반도체 장치의 평면도이고, 도 64(b)는 도 64(a)의 X-X' 단면도, 도 64(c)는 도 64(a)의 Y-Y' 단면도이다.
본 변형예에 따른 반도체 장치는, MOS 인버터 회로(MOS 트랜지스터)를 구비하고; 기판(미도시) 상에 배치되고, p형 또는 진성 실리콘(202)과, n형 또는 진성 실리콘(204)과, 실리콘(202) 및 실리콘(204)의 사이에 배치되고, 상기 기판에 대해 수직방향으로 연장되는 제 1 산화막(216)과; 를 구비하는 MOS 트랜지스터를 구성하는 1개의 주상 구조체; 를 구비한다.
본 변형예에 따른 반도체 장치는, p형 또는 진성 실리콘(202)을 사이에 끼고 상하에 배치되며 n형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(234, 222)과; n형 또는 진성 실리콘(204)을 사이에 끼고 상하에 배치되며 p형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(236, 224)과; p형 또는 진성 실리콘(202), n형 또는 진성 실리콘(204), 상하 한 쌍의 실리콘층(234, 222)의 주위를 둘러싸는 게이트 절연막(227)과; 게이트 절연막(227)의 주위를 둘러싸는 게이트 전극(228)과; 를 구비한다.
본 변형예에 따른 반도체 장치에 있어서, 실리콘층(234)과 실리콘층(236)이 전기적으로 접속되어 있다. 여기서, 실리콘층(222)에 제 1 전원이 접속되고, 실리콘층(224)에 제 2 전원이 접속된다.
본 변형예에 따른 반도체 장치에 있어서, n형 고농도 불순물을 포함하는 실리콘층(234) 상에 금속과 실리콘의 화합물(238), n형 고농도 불순물을 포함하는 실리콘층(222) 상에 금속과 실리콘의 화합물(237), p형 고농도 불순물을 포함하는 실리콘층(236) 상에 금속과 실리콘의 화합물(239), p형 고농도 불순물을 포함하는 실리콘층(224) 상에 금속과 실리콘의 화합물(240)이 각각 형성되어 있다.
도 64(a)~도 64(c)에 나타내는 바와 같이, 금속과 실리콘의 화합물(238)과, 금속과 실리콘의 화합물(239) 상에 콘택트(248)가 형성되고, 화합물(238, 239)을 전기적으로 접속하고 있다. 또한, 금속과 실리콘의 화합물(237) 상에 콘택트(247), 금속과 실리콘의 화합물(240) 상에 콘택트(249), 게이트 전극(228) 상에 콘택트(250)가 각각 형성되어 있다.
그리고, 콘택트(247) 상에 제 1 메탈(251)이 형성되고, 이 제 1 메탈(251)을 개재하여 제 1 전원이 콘택트(247)에 공급되고, 콘택트(249) 상에 제 1 메탈(253)이 형성되고, 이 제 2 메탈(253)을 개재하여 콘택트(249)에 제 2 전원이 접속된다. 또한, 콘택트(248) 상에 제 1 메탈(252), 콘택트(250) 상에 제 1 메탈(254)이 각각 형성되어 있다.
본 발명은 상술한 실시형태에 한정되지 않고 다양한 수정 및 응용이 가능하다. 소자구조는 일례이고, 적절히 변경 가능하다. 본 출원은, 2009년 10월 1일에 출원된 일본국 특허출원 제 2009-229591호를 근거로 하는 우선권을 주장하고, 당해 출원의 발명의 상세한 설명(명세서), 특허청구의 범위, 도면 및 발명의 개요를 포함한다. 일본국 특허출원 제 2009-229591호에 개시되는 내용은, 모두 본 명세서 중에 참조로서 도입된다.
101: 산화막
102: p형 또는 진성 실리콘
103: 레지스트
104: n형 또는 진성 실리콘
105: 산화막
106: 질화막
107, 108: 레지스트
109, 110: 질화막
111, 112: 산화막
113: 질화막
114, 115: 질화막 사이드월
116: 제 1 산화막
117: 질화막
118: 레지스트
119: 산화막
120, 121: 레지스트
122: n형 고농도 불순물을 포함하는 실리콘층
123: 레지스트
124: p형 고농도 불순물을 포함하는 실리콘층
125, 126: 산화막
127: 게이트 절연막, 고유전체막
128: 게이트 전극, 금속
129: 산화막
130: 질화막
131: 레지스트
132: 산화막
133: 레지스트
134: n형 고농도 불순물을 포함하는 실리콘층
135: 레지스트
136: p형 고농도 불순물을 포함하는 실리콘층
137, 138, 139, 140: 금속과 실리콘의 화합물
141: 질화막
142: 산화막
143, 144, 145, 146: 콘택트홀
147, 148, 149, 150: 콘택트
151, 152, 153, 154: 제 1 메탈
202: p형 또는 진성 실리콘
204: n형 또는 진성 실리콘
216: 제 1 산화막
222: n형 고농도 불순물을 포함하는 실리콘층
224: p형 고농도 불순물을 포함하는 실리콘층
227: 게이트 절연막
228: 게이트 전극
234: n형 고농도 불순물을 포함하는 실리콘층
236: p형 고농도 불순물을 포함하는 실리콘층
237, 238, 239, 240: 금속과 실리콘의 화합물
247, 248, 249, 250: 콘택트
251, 252, 253, 254: 제 1 메탈
102: p형 또는 진성 실리콘
103: 레지스트
104: n형 또는 진성 실리콘
105: 산화막
106: 질화막
107, 108: 레지스트
109, 110: 질화막
111, 112: 산화막
113: 질화막
114, 115: 질화막 사이드월
116: 제 1 산화막
117: 질화막
118: 레지스트
119: 산화막
120, 121: 레지스트
122: n형 고농도 불순물을 포함하는 실리콘층
123: 레지스트
124: p형 고농도 불순물을 포함하는 실리콘층
125, 126: 산화막
127: 게이트 절연막, 고유전체막
128: 게이트 전극, 금속
129: 산화막
130: 질화막
131: 레지스트
132: 산화막
133: 레지스트
134: n형 고농도 불순물을 포함하는 실리콘층
135: 레지스트
136: p형 고농도 불순물을 포함하는 실리콘층
137, 138, 139, 140: 금속과 실리콘의 화합물
141: 질화막
142: 산화막
143, 144, 145, 146: 콘택트홀
147, 148, 149, 150: 콘택트
151, 152, 153, 154: 제 1 메탈
202: p형 또는 진성 실리콘
204: n형 또는 진성 실리콘
216: 제 1 산화막
222: n형 고농도 불순물을 포함하는 실리콘층
224: p형 고농도 불순물을 포함하는 실리콘층
227: 게이트 절연막
228: 게이트 전극
234: n형 고농도 불순물을 포함하는 실리콘층
236: p형 고농도 불순물을 포함하는 실리콘층
237, 238, 239, 240: 금속과 실리콘의 화합물
247, 248, 249, 250: 콘택트
251, 252, 253, 254: 제 1 메탈
Claims (9)
- 삭제
- 삭제
- 삭제
- 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것을 특징으로 하는 반도체 장치.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다. - 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것을 특징으로 하는 반도체 장치.
L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다. - 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것을 특징으로 하는 반도체 장치.
L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다. - 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것을 특징으로 하는 반도체 장치.
L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다. - 삭제
- 삭제
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009229591A JP5356970B2 (ja) | 2009-10-01 | 2009-10-01 | 半導体装置 |
JPJP-P-2009-229591 | 2009-10-01 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120044811A Division KR101409060B1 (ko) | 2009-10-01 | 2012-04-27 | 반도체 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110036517A KR20110036517A (ko) | 2011-04-07 |
KR101203433B1 true KR101203433B1 (ko) | 2012-11-23 |
Family
ID=43303919
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100095525A KR101203433B1 (ko) | 2009-10-01 | 2010-09-30 | 반도체 장치 |
KR1020120044811A KR101409060B1 (ko) | 2009-10-01 | 2012-04-27 | 반도체 장치 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120044811A KR101409060B1 (ko) | 2009-10-01 | 2012-04-27 | 반도체 장치 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8610202B2 (ko) |
EP (1) | EP2306507B1 (ko) |
JP (1) | JP5356970B2 (ko) |
KR (2) | KR101203433B1 (ko) |
CN (1) | CN102034872B (ko) |
TW (1) | TWI422011B (ko) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
JP5356970B2 (ja) | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
KR101211442B1 (ko) | 2010-03-08 | 2012-12-12 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 고체 촬상 장치 |
US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
KR20130100186A (ko) * | 2011-12-19 | 2013-09-09 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 장치의 제조 방법과 반도체 장치 |
US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
JP5595619B2 (ja) * | 2012-08-08 | 2014-09-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
CN102769016B (zh) * | 2012-08-14 | 2015-01-14 | 北京大学 | 一种抗辐射的cmos器件及其制备方法 |
US9640645B2 (en) * | 2013-09-05 | 2017-05-02 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with silicide |
JP5814437B2 (ja) * | 2014-08-06 | 2015-11-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法と半導体装置 |
US10580901B2 (en) * | 2016-09-02 | 2020-03-03 | International Business Machines Corporation | Stacked series connected VFETs for high voltage applications |
US11088033B2 (en) * | 2016-09-08 | 2021-08-10 | International Business Machines Corporation | Low resistance source-drain contacts using high temperature silicides |
US10014305B2 (en) | 2016-11-01 | 2018-07-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
US10062745B2 (en) | 2017-01-09 | 2018-08-28 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
US9935114B1 (en) | 2017-01-10 | 2018-04-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
US10388658B1 (en) * | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6070757A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
Family Cites Families (145)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920010435B1 (ko) * | 1983-12-16 | 1992-11-27 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
US5017977A (en) * | 1985-03-26 | 1991-05-21 | Texas Instruments Incorporated | Dual EPROM cells on trench walls with virtual ground buried bit lines |
JPS6245058A (ja) * | 1985-08-22 | 1987-02-27 | Nec Corp | 半導体装置およびその製造方法 |
JPH0266969A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | 半導体集積回路装置 |
JP2703970B2 (ja) * | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Mos型半導体装置 |
US5258635A (en) | 1988-09-06 | 1993-11-02 | Kabushiki Kaisha Toshiba | MOS-type semiconductor integrated circuit device |
JPH03187272A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | Mos型電界効果トランジスタ及びその製造方法 |
JPH03225873A (ja) * | 1990-01-30 | 1991-10-04 | Mitsubishi Electric Corp | 半導体装置 |
EP0510604A3 (en) * | 1991-04-23 | 2001-05-09 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
US5308782A (en) * | 1992-03-02 | 1994-05-03 | Motorola | Semiconductor memory device and method of formation |
JP2748072B2 (ja) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
AU5669794A (en) | 1992-12-11 | 1994-07-04 | Intel Corporation | A mos transistor having a composite gate electrode and method of fabrication |
JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
JP3403231B2 (ja) * | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
JPH0878533A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置及びその製造方法 |
JP2797984B2 (ja) * | 1994-10-27 | 1998-09-17 | 日本電気株式会社 | 固体撮像素子およびその製造方法 |
JP3318814B2 (ja) | 1995-03-15 | 2002-08-26 | ソニー株式会社 | 固体撮像装置及びその駆動方法 |
KR0165398B1 (ko) * | 1995-05-26 | 1998-12-15 | 윤종용 | 버티칼 트랜지스터의 제조방법 |
JPH098290A (ja) * | 1995-06-20 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5767549A (en) * | 1996-07-03 | 1998-06-16 | International Business Machines Corporation | SOI CMOS structure |
US7052941B2 (en) * | 2003-06-24 | 2006-05-30 | Sang-Yun Lee | Method for making a three-dimensional integrated circuit structure |
JP4014708B2 (ja) | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
US6242775B1 (en) * | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
JP3467416B2 (ja) | 1998-04-20 | 2003-11-17 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
JP2000039628A (ja) * | 1998-05-16 | 2000-02-08 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
JP3718058B2 (ja) * | 1998-06-17 | 2005-11-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
JP4078721B2 (ja) | 1998-08-24 | 2008-04-23 | ソニー株式会社 | 半導体装置とその製造方法 |
US6204187B1 (en) | 1999-01-06 | 2001-03-20 | Infineon Technologies North America, Corp. | Contact and deep trench patterning |
JP2000243085A (ja) | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
JP3621844B2 (ja) | 1999-02-24 | 2005-02-16 | シャープ株式会社 | 増幅型固体撮像装置 |
JP2000357736A (ja) | 1999-06-15 | 2000-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
DE60001601T2 (de) | 1999-06-18 | 2003-12-18 | Lucent Technologies Inc | Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren |
US6392271B1 (en) * | 1999-06-28 | 2002-05-21 | Intel Corporation | Structure and process flow for fabrication of dual gate floating body integrated MOS transistors |
JP4666723B2 (ja) | 1999-07-06 | 2011-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
CA2279147C (en) * | 1999-07-29 | 2003-02-18 | Graminia Developments Ltd. | Liquid for producing marker vapour, a method of producing marker vapour and a method of inspection with marker vapour |
US6483171B1 (en) | 1999-08-13 | 2002-11-19 | Micron Technology, Inc. | Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same |
DE19945136A1 (de) | 1999-09-21 | 2001-04-12 | Infineon Technologies Ag | Vertikale Pixelzellen |
JP2001237421A (ja) | 2000-02-24 | 2001-08-31 | Toshiba Corp | 半導体装置、sramおよびその製造方法 |
US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
JP2002231951A (ja) | 2001-01-29 | 2002-08-16 | Sony Corp | 半導体装置およびその製造方法 |
US6624459B1 (en) * | 2000-04-12 | 2003-09-23 | International Business Machines Corp. | Silicon on insulator field effect transistors having shared body contact |
JP3713418B2 (ja) | 2000-05-30 | 2005-11-09 | 光正 小柳 | 3次元画像処理装置の製造方法 |
JP2001352047A (ja) * | 2000-06-05 | 2001-12-21 | Oki Micro Design Co Ltd | 半導体集積回路 |
JP4021602B2 (ja) | 2000-06-16 | 2007-12-12 | 株式会社東芝 | 半導体記憶装置 |
JP2002033399A (ja) | 2000-07-13 | 2002-01-31 | Toshiba Corp | 半導体集積回路及びその製造方法 |
JP4064607B2 (ja) * | 2000-09-08 | 2008-03-19 | 株式会社東芝 | 半導体メモリ装置 |
US6406962B1 (en) * | 2001-01-17 | 2002-06-18 | International Business Machines Corporation | Vertical trench-formed dual-gate FET device structure and method for creation |
US6448601B1 (en) * | 2001-02-09 | 2002-09-10 | Micron Technology, Inc. | Memory address and decode circuits with ultra thin body transistors |
US6531727B2 (en) * | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
JP3908911B2 (ja) | 2001-02-16 | 2007-04-25 | シャープ株式会社 | イメージセンサの製造方法 |
JP3899236B2 (ja) | 2001-02-16 | 2007-03-28 | シャープ株式会社 | イメージセンサの製造方法 |
FR2823009B1 (fr) * | 2001-04-02 | 2004-07-09 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor |
US6927433B2 (en) * | 2001-06-28 | 2005-08-09 | Isetec, Inc | Active pixel image sensor with two transistor pixel, in-pixel non-uniformity correction, and bootstrapped reset lines |
JP2003068883A (ja) | 2001-08-24 | 2003-03-07 | Hitachi Ltd | 半導体記憶装置 |
US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
JP2003142684A (ja) | 2001-11-02 | 2003-05-16 | Toshiba Corp | 半導体素子及び半導体装置 |
US6657259B2 (en) | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
US6670642B2 (en) | 2002-01-22 | 2003-12-30 | Renesas Technology Corporation. | Semiconductor memory device using vertical-channel transistors |
US6658259B2 (en) | 2002-03-07 | 2003-12-02 | Interwave Communications International, Ltd. | Wireless network having a virtual HLR and method of operating the same |
JP2004096065A (ja) * | 2002-07-08 | 2004-03-25 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
JP2004079694A (ja) | 2002-08-14 | 2004-03-11 | Fujitsu Ltd | スタンダードセル |
JP4639040B2 (ja) | 2002-10-10 | 2011-02-23 | パナソニック株式会社 | 半導体装置の製造方法 |
JP2004165462A (ja) * | 2002-11-14 | 2004-06-10 | Sony Corp | 固体撮像素子及びその製造方法 |
US7138685B2 (en) | 2002-12-11 | 2006-11-21 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
KR100467027B1 (ko) | 2003-01-07 | 2005-01-24 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
JP2004259733A (ja) | 2003-02-24 | 2004-09-16 | Seiko Epson Corp | 固体撮像装置 |
CN1764982B (zh) | 2003-03-18 | 2011-03-23 | 株式会社东芝 | 相变存储器装置及其制造方法 |
US6902962B2 (en) * | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Mis電界効果トランジスタ及びその製造方法 |
JP4108537B2 (ja) | 2003-05-28 | 2008-06-25 | 富士雄 舛岡 | 半導体装置 |
US6943407B2 (en) | 2003-06-17 | 2005-09-13 | International Business Machines Corporation | Low leakage heterojunction vertical transistors and high performance devices thereof |
US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
JP4651920B2 (ja) * | 2003-07-15 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4758061B2 (ja) | 2003-10-16 | 2011-08-24 | パナソニック株式会社 | 固体撮像装置およびその製造方法 |
JP4416474B2 (ja) | 2003-10-28 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US7372091B2 (en) * | 2004-01-27 | 2008-05-13 | Micron Technology, Inc. | Selective epitaxy vertical integrated circuit components |
US6878991B1 (en) * | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
KR100532564B1 (ko) | 2004-05-25 | 2005-12-01 | 한국전자통신연구원 | 다중 게이트 모스 트랜지스터 및 그 제조 방법 |
JP4218894B2 (ja) * | 2004-07-08 | 2009-02-04 | シャープ株式会社 | 固体撮像装置およびその製造方法 |
US7518182B2 (en) * | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
US7247570B2 (en) * | 2004-08-19 | 2007-07-24 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
US7442970B2 (en) * | 2004-08-30 | 2008-10-28 | Micron Technology, Inc. | Active photosensitive structure with buried depletion layer |
US7241655B2 (en) * | 2004-08-30 | 2007-07-10 | Micron Technology, Inc. | Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array |
US7271052B1 (en) * | 2004-09-02 | 2007-09-18 | Micron Technology, Inc. | Long retention time single transistor vertical memory gain cell |
US8110869B2 (en) * | 2005-02-11 | 2012-02-07 | Alpha & Omega Semiconductor, Ltd | Planar SRFET using no additional masks and layout method |
JP5017795B2 (ja) | 2005-04-13 | 2012-09-05 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
US7371627B1 (en) * | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US20060261406A1 (en) * | 2005-05-18 | 2006-11-23 | Yijian Chen | Vertical integrated-gate CMOS device and its fabrication process |
KR100673012B1 (ko) | 2005-09-02 | 2007-01-24 | 삼성전자주식회사 | 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법 |
FR2891664B1 (fr) * | 2005-09-30 | 2007-12-21 | Commissariat Energie Atomique | Transistor mos vertical et procede de fabrication |
KR100800469B1 (ko) * | 2005-10-05 | 2008-02-01 | 삼성전자주식회사 | 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법 |
US7977736B2 (en) * | 2006-02-23 | 2011-07-12 | Samsung Electronics Co., Ltd. | Vertical channel transistors and memory devices including vertical channel transistors |
JP2007250652A (ja) * | 2006-03-14 | 2007-09-27 | Sharp Corp | 半導体装置 |
JP2008028240A (ja) * | 2006-07-24 | 2008-02-07 | Toshiba Corp | 固体撮像装置 |
JP2008053388A (ja) * | 2006-08-23 | 2008-03-06 | Toshiba Corp | 半導体装置及びその製造方法 |
US8058683B2 (en) | 2007-01-18 | 2011-11-15 | Samsung Electronics Co., Ltd. | Access device having vertical channel and related semiconductor device and a method of fabricating the access device |
JP5114968B2 (ja) | 2007-02-20 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2008227026A (ja) * | 2007-03-12 | 2008-09-25 | Toshiba Corp | 半導体装置の製造方法 |
JP5130596B2 (ja) * | 2007-05-30 | 2013-01-30 | 国立大学法人東北大学 | 半導体装置 |
JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
CN101855725B (zh) * | 2007-09-12 | 2013-08-21 | 新加坡优尼山帝斯电子私人有限公司 | 固态摄像组件 |
US8330089B2 (en) * | 2007-09-12 | 2012-12-11 | Unisantis Electronics Singapore Pte Ltd. | Solid-state imaging device |
US8101500B2 (en) * | 2007-09-27 | 2012-01-24 | Fairchild Semiconductor Corporation | Semiconductor device with (110)-oriented silicon |
JP2009088134A (ja) * | 2007-09-28 | 2009-04-23 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
JP4900195B2 (ja) | 2007-10-26 | 2012-03-21 | 大日本印刷株式会社 | オーサリング装置、方法およびコンピュータプログラム |
US8183628B2 (en) * | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
JP5204121B2 (ja) * | 2007-10-29 | 2013-06-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体構造及び当該半導体構造の製造方法 |
JP2009117518A (ja) * | 2007-11-05 | 2009-05-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
US8896056B2 (en) | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
US7935598B2 (en) * | 2007-12-24 | 2011-05-03 | Hynix Semiconductor Inc. | Vertical channel transistor and method of fabricating the same |
US7956434B2 (en) * | 2007-12-27 | 2011-06-07 | Dongbu Hitek Co., Ltd. | Image sensor and method for manufacturing the same |
US8212298B2 (en) * | 2008-01-29 | 2012-07-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device and methods of producing it |
WO2009095997A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置およびその製造方法 |
JP4316657B2 (ja) | 2008-01-29 | 2009-08-19 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
WO2009095999A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
US8154086B2 (en) * | 2008-01-29 | 2012-04-10 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor surround gate SRAM storage device |
WO2009096001A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
US8378425B2 (en) * | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
WO2009096002A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
US8188537B2 (en) * | 2008-01-29 | 2012-05-29 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
JP4316658B2 (ja) | 2008-01-29 | 2009-08-19 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US8598650B2 (en) * | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
WO2009095998A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
WO2009101704A1 (ja) | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
US8097907B2 (en) * | 2008-05-02 | 2012-01-17 | Unisantis Electronics Singapore Pte Ltd. | Solid-state imaging device |
WO2009133623A1 (ja) | 2008-05-02 | 2009-11-05 | 日本ユニサンティスエレクトロニクス株式会社 | 固体撮像素子 |
KR100971412B1 (ko) | 2008-05-21 | 2010-07-21 | 주식회사 하이닉스반도체 | 반도체 장치의 수직 채널 트랜지스터 형성 방법 |
JP2010034191A (ja) * | 2008-07-28 | 2010-02-12 | Toshiba Corp | 半導体記憶装置とその製造方法 |
TWI368315B (en) * | 2008-08-27 | 2012-07-11 | Nanya Technology Corp | Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same |
JP2010171055A (ja) | 2009-01-20 | 2010-08-05 | Elpida Memory Inc | 半導体装置およびその製造方法 |
US8338292B2 (en) * | 2009-02-18 | 2012-12-25 | International Business Machines Corporation | Body contacts for FET in SOI SRAM array |
TWI388059B (zh) | 2009-05-01 | 2013-03-01 | Niko Semiconductor Co Ltd | The structure of gold-oxygen semiconductor and its manufacturing method |
US7968876B2 (en) | 2009-05-22 | 2011-06-28 | Macronix International Co., Ltd. | Phase change memory cell having vertical channel access transistor |
JP4987926B2 (ja) | 2009-09-16 | 2012-08-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
JP2011071235A (ja) | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体装置及びその製造方法 |
KR101116354B1 (ko) * | 2009-09-30 | 2012-03-09 | 주식회사 하이닉스반도체 | 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법 |
JP5356970B2 (ja) | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US8067800B2 (en) | 2009-12-28 | 2011-11-29 | Force Mos Technology Co., Ltd. | Super-junction trench MOSFET with resurf step oxide and the method to make the same |
KR101211442B1 (ko) | 2010-03-08 | 2012-12-12 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 고체 촬상 장치 |
JP5054182B2 (ja) | 2010-03-12 | 2012-10-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 固体撮像装置 |
JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
US8378400B2 (en) * | 2010-10-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device |
-
2009
- 2009-10-01 JP JP2009229591A patent/JP5356970B2/ja active Active
-
2010
- 2010-09-14 EP EP10009574.4A patent/EP2306507B1/en active Active
- 2010-09-15 TW TW099131166A patent/TWI422011B/zh active
- 2010-09-30 CN CN2010105026758A patent/CN102034872B/zh active Active
- 2010-09-30 US US12/894,923 patent/US8610202B2/en active Active
- 2010-09-30 KR KR1020100095525A patent/KR101203433B1/ko active IP Right Grant
-
2012
- 2012-04-27 KR KR1020120044811A patent/KR101409060B1/ko active IP Right Grant
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6070757A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US20110079841A1 (en) | 2011-04-07 |
KR20120070546A (ko) | 2012-06-29 |
US8610202B2 (en) | 2013-12-17 |
TW201114016A (en) | 2011-04-16 |
JP5356970B2 (ja) | 2013-12-04 |
KR101409060B1 (ko) | 2014-06-18 |
KR20110036517A (ko) | 2011-04-07 |
EP2306507A3 (en) | 2012-06-13 |
EP2306507A2 (en) | 2011-04-06 |
EP2306507B1 (en) | 2014-01-01 |
JP2011077437A (ja) | 2011-04-14 |
CN102034872A (zh) | 2011-04-27 |
TWI422011B (zh) | 2014-01-01 |
CN102034872B (zh) | 2013-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101203433B1 (ko) | 반도체 장치 | |
KR101117055B1 (ko) | 반도체 장치 | |
KR101113904B1 (ko) | 반도체 장치 | |
KR101124060B1 (ko) | 반도체 장치 및 그 제조방법 | |
KR101173453B1 (ko) | 반도체 장치 | |
JP5032532B2 (ja) | 半導体装置及びその製造方法 | |
JP2011061181A (ja) | 半導体装置及びその製造方法 | |
JP5731073B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
KR20140009509A (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
WO2013171873A1 (ja) | 半導体装置 | |
WO2015125205A1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5395748B2 (ja) | 半導体装置及びその製造方法 | |
US20150048433A1 (en) | Contact Formation for Split Gate Flash Memory | |
WO2014073104A1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5740535B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
US8664063B2 (en) | Method of producing a semiconductor device and semiconductor device | |
JP6368836B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP2010232631A (ja) | 半導体装置及びその製造方法 | |
WO2014174672A1 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP6080989B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5869166B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5312656B2 (ja) | 半導体装置 | |
WO2013088520A1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6033938B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6326437B2 (ja) | 半導体装置の製造方法、及び、半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
A107 | Divisional application of patent | ||
AMND | Amendment | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20151106 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20161104 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20171103 Year of fee payment: 6 |