KR101203433B1 - 반도체 장치 - Google Patents

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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

반도체 장치는; 기판 상에 배치되고, p형 실리콘(102)과, n형 실리콘(104)과, p형 실리콘과 n형 실리콘의 사이에 배치되고, 기판에 대해 수직방향으로 연장되는 산화물(116)과, 로 이루어지는 주상 구조체와; p형 실리콘의 상하에 배치된 고농도의 n형 실리콘층(134, 122)과; n형 실리콘의 상하에 배치된 고농도의 p형 실리콘층(136, 124)과; p형 실리콘(102)과 n형 실리콘(104)과 산화물(116)과, 를 둘러싸고, 게이트 절연체로서 기능을 하는 절연물(127)과; 절연물(127)을 둘러싸고, 게이트 전극으로서 기능을 하는 도전체(128)와; 를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치, 그 중에서도 MOS(금속 산화막 반도체)구조의 게이트 전극을 갖는 전계 효과 트랜지스터인 MOS 트랜지스터를 이용한 집적 회로는, 고집적화의 일로를 찾고 있다. 이 고집적화에 따라, 그 중에 이용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터가 디지털 회로의 기본회로 중의 하나인 인버터 회로(NOT 회로)를 구성하는 경우, 당해 MOS 트랜지스터의 미세화가 진행되면, 누설 전류의 억제가 곤란하고, 핫캐리어 효과에 의한 신뢰성의 저하가 발생하게 된다. 또한, 필요한 전류량 확보 요청 때문에, 회로의 점유 면적을 좀처럼 작게 할 수 없는 문제가 있었다. 이와 같은 문제를 해결하기 위하여, 기판에 대해 소스, 게이트, 드레인이 수직방향으로 배치되는 섬형상 반도체층을 구비하고, 그 게이트가 섬형상 반도체층을 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되고, SGT를 이용한 CMOS 인버터 회로가 제안되어 있다(S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, "A Nobel Circuit Technology with Surrounding Gate Transistors(SGT's) for Ultra High Density DRAM's", IEEE JSSC, Vol. 30, No. 9, 1995.). 상기 SGT를 이용한 CMOS 인버터 회로에 의해 소형화가 이루어져 있기는 하지만, SGT를 이용한 CMOS 인버터 회로에 있어서 진일보한 소형화의 실현이 기대되고 있다.
상술한 실정에 비추어, 본 발명은 SGT를 이용한 CMOS 인버터 회로를 구비하고, 고집적화를 실현할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제 1 실시형태에 따른 반도체 장치는, 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고, 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물과, 를 구비하는 주상 구조체와; 상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이한 제 1 고농도 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과; 상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이한 제 2 고농도 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과; 상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물과, 를 둘러싸는 제 2 절연물과;
상기 제 2 절연물의 주위를 둘러싸는 도전체와; 를 포함하고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상방의 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상방의 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 하방의 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 하방의 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 고농도 불순물을 포함하는 실리콘층이고,
상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 고농도 불순물을 포함하는 실리콘층이고,
상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것을 특징으로 한다.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜(Fermi potential), εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA은 제 1 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것을 특징으로 한다.

L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것을 특징으로 한다.
L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것을 특징으로 한다.

L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
또한, 본 발명의 바람직한 실시형태에 있어서,
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 반원주 형상으로 되어 있는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시형태에 있어서,
게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 1 실리콘 및 상기 제 1 상하 한 쌍의 실리콘층은 인핸스먼트형 nMOS 트랜지스터를 구성하고, 게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 2 실리콘 및 상기 제 2 상하 한 쌍의 실리콘층은, 인핸스먼트형 pMOS 트랜지스터를 구성하고, 상기 도전체는 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것을 특징으로 한다.
상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있는 것이 바람직하다.
또한, 상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것이 바람직하다.
L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 1 실리콘인 p형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것이 바람직하다.

L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 1 실리콘인 p형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것이 바람직하다. L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다. 이에 의해, 제 2 실리콘인 n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것이 바람직하다.

L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
이에 의해, 제 2 실리콘인 n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 반원주 형상으로 되어 있는 것이 바람직하다.

이에 의해, 원형상의 레지스트를 이용하여 주상 구조체를 형성할 수 있고, 고집적 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 1 실리콘 및 상기 제 1 상하 한 쌍의 실리콘층은 인핸스먼트형 nMOS 트랜지스터를 구성하고,

게이트 절연막으로서 기능을 하는 상기 제 2 절연물, 상기 제 2 절연물의 주위를 둘러싸고, 게이트 전극으로서 기능을 하는 상기 도전체, 상기 제 2 실리콘 및 상기 제 2 상하 한 쌍의 실리콘층은 인핸스먼트형 pMOS 트랜지스터를 구성하고, 상기 도전체는 nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 재료로 형성되어 있는 것이 바람직하다.
이에 의해, pMOS 트랜지스터 및 nMOS 트랜지스터 모두 인핸스먼트형으로 할 수 있다.
본 발명의 제 1 실시형태에 따른 반도체 장치에 의하면, 1개의 주상 구조체를 이용하여 CMOS 인버터 회로를 구성할 수 있기 때문에, CMOS 인버터 회로의 고집적화를 실현할 수 있다.
도 1(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 평면도, (b)는 본 발명에 따른 반도체 장치의 X-X＇ 단면도, (c)는 본 발명에 따른 반도체 장치의 Y-Y＇ 단면도.
도 2(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 3(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 4(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 5(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 6(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 7(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 8(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 9(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 10(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 11(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 12(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 13(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 14(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 15(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 16(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 17(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 18(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 19(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 20(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 21(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 22(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 23(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 24(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 25(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 26(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 27(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 28(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 29(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 30(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 31(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 32(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 33(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 34(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 35(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 36(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 37(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 38(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 39(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 40(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 41(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 42(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 43(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 44(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 45(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 46(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 47(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 48(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 49(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 50(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 51(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 52(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 53(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 54(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 55(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 56(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 57(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 58(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 59(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 60(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 61(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 62(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 63(a)는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
도 64(a)는 본 발명의 실시형태의 변형예에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도.
이하, 본 발명의 실시형태에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하여 설명한다.
도 1에 있어서, (a)는 본 발명의 실시형태에 따른 반도체 장치의 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도를 각각 나타낸다.
도 1(a)～도 1(c)에 나타내는 바와 같이, 본 실시형태에 따른 반도체 장치는, CMOS 인버터 회로(MOS 트랜지스터)를 구비하고; 기판(미도시) 상에 배치되고, p형 또는 진성 실리콘(102)과, n형 또는 진성 실리콘(104)과, 실리콘(102) 및 실리콘(104)의 사이에 배치되며 상기 기판에 대해 수직방향으로 연장되는 제 1 산화막(116)과, 를 구비하는 MOS 트랜지스터를 구성하는 1개의 주상 구조체; 를 구비한다.
본 실시형태에 따른 반도체 장치는, p형 또는 진성 실리콘(102)을 사이에 끼고 상하에 배치되며 n형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(134, 122)과; n형 또는 진성 실리콘(104)을 사이에 끼고 상하에 배치되며 p형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(136, 124)과; p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)의 주위를 둘러싸는 게이트 절연막(127)과; 게이트 절연막(127)의 주위를 둘러싸는 게이트 전극(128); 을 더 구비한다.
그리고, 본 실시형태에 따른 반도체 장치에 있어서, 실리콘층(134)과 실리콘층(136)이 전기적으로 접속되어 있다. 여기서, 실리콘층(122)에 제 1 전원이 공급되고, 실리콘층(124)에 제 2 전원이 공급된다.
본 실시형태에 따른 반도체 장치에 있어서, n형 고농도 불순물을 포함하는 실리콘층(134) 상에 금속과 실리콘의 화합물(138), n형 고농도 불순물을 포함하는 실리콘층(122) 상에 금속과 실리콘의 화합물(137), p형 고농도 불순물을 포함하는 실리콘층(136) 상에 금속과 실리콘의 화합물(139), p형 고농도 불순물을 포함하는 실리콘층(124) 상에 금속과 실리콘의 화합물(140)이 각각 형성되어 있다.
도 1(a)～도 1(c)에 나타내는 바와 같이, 금속과 실리콘의 화합물(138)과 금속과 실리콘의 화합물(139) 상에 콘택트(148)가 형성되고, 화합물(138, 139)을 전기적으로 접속하고 있다. 또한, 금속과 실리콘의 화합물(137) 상에 콘택트(147), 금속과 실리콘의 화합물(140) 상에 콘택트(149), 게이트 전극(128) 상에 콘택트(150)가 각각 형성되어 있다.
그리고, 콘택트(147) 상에 제 1 메탈(151)이 형성되고, 이 제 1 메탈(151)을 개재하여 제 1 전원이 콘택트(147)에 공급되고, 콘택트(149) 상에 제 1 메탈(153)이 형성되고, 이 제 1 메탈(153)을 개재하여 콘택트(149)에 제 2 전원이 공급된다. 또한, 콘택트(148) 상에 제 1 메탈(152), 콘택트(150) 상에 제 1 메탈(154)이 각각 형성되어 있다.
p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)은 모두 사각기둥 형상으로 되어 있다. 이 때문에, 본 실시형태에 따른 반도체 장치의 주상 구조체는, 평면으로 볼 때 사각형상인 레지스트를 이용하여 형성할 수 있다.
사각기둥 형상을 갖는 p형 또는 진성 실리콘(102)의 저면 사각형의, 제 1 산화막(116)에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것이 바람직하다. L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 실리콘(102)의 불순물농도를 각각 나타낸다. 이에 의해, p형 또는 진성 실리콘(102)을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
사각기둥 형상을 갖는 p형 또는 진성 실리콘(102)의 저면 사각형의, 제 1 산화막(116)에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것이 바람직하다. L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 실리콘(102)의 불순물농도를 각각 나타낸다. 이에 의해, p형 또는 진성 실리콘(102)을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 사각기둥 형상을 갖는 n형 또는 진성 실리콘(104)의 저면 사각형의, 제 1 산화막(116)에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것이 바람직하다. L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 실리콘(104)의 불순물농도를 각각 나타낸다. 이에 의해, n형 또는 진성 실리콘을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
또한, 사각기둥 형상을 갖는 n형 또는 진성 실리콘(104)의 저면 사각형의, 제 1 산화막(116)에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것이 바람직하다. L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4) 여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 실리콘(104)의 불순물농도를 각각 나타낸다. 이에 의해, n형 또는 진성 실리콘(104)을 공핍화할 수 있고, 고집적화 및 고속인 CMOS 인버터 회로를 구비하는 반도체 장치를 제공할 수 있다.
이하, 본 발명의 실시형태에 따른 반도체 장치의 제조 공정의 일례를 도 2～도 63을 참조하여 설명한다. 또, 이들의 도면에 있어서 동일한 구성 요소에 대해서는 동일한 부호가 부여된다. 도 2～도 63에 있어서, (a)는 본 발명의 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도, (b)는 (a)의 X-X＇ 단면도, (c)는 (a)의 Y-Y＇ 단면도를 각각 나타낸다.
도 2에 나타내는 바와 같이, 산화막(101) 상에 형성된 p형 또는 진성 실리콘(102) 상의 소정 영역에, n형 실리콘을 형성하기 위한 레지스트(103)를 형성한다. 실리콘(102)으로서 진성 실리콘을 이용하는 경우, 이 공정은 불필요하다.
이어서, 도 3에 나타내는 바와 같이, 레지스트(103)를 마스크로서 이용하고, 실리콘(102)의 소정 영역에 인(p) 등의 불순물을 도입하여, n형 또는 진성 실리콘(104)을 형성한다. 실리콘(104)으로서 진성 실리콘을 이용하는 경우, 이 공정은 불필요하다.
이어서, 도 4에 나타내는 바와 같이, 레지스트(103)를 박리한다.
이어서, 도 5에 나타내는 바와 같이, 실리콘층(102, 104) 상에 산화막(105), 질화막(106)을 차례로 증착한다.
이어서, 도 6에 나타내는 바와 같이, 질화막(106) 상의 소정 영역에 질화막(106)을 에칭하기 위한 레지스트(107, 108)를 형성한다.
이어서, 도 7에 나타내는 바와 같이, 레지스트(107, 108)를 마스크로서 이용하고, 질화막(106) 및 산화막(105)을 에칭하여 각각 2분할하여, 질화막(109, 110), 산화막(111, 112)을 형성한다.
이어서, 도 8에 나타내는 바와 같이, 레지스트(107, 108)를 박리한다.
이어서, 도 9에 나타내는 바와 같이, 질화막(109, 110), 산화막(111, 112)을 덮도록, 실리콘층(102, 104) 상으로부터 질화막(113)을 증착한다. 질화막(113)의 소정의 위치에는 질화막 사이드월(114, 115)을 형성하기 위한 요(凹)부를 형성한다.
이어서, 도 10에 나타내는 바와 같이, 질화막(113)을 소정 깊이 에치 백(etch back)시키고, 질화막(109, 110) 및 산화막(111, 112)의 사이에 질화막 사이드월(114, 115)을 형성한다.
이어서, 도 11에 나타내는 바와 같이, 질화막 사이드월(114, 115)을 마스크로서 이용하고, 실리콘(102, 104)을 에칭하여, 산화막(101)에 닿는 트랜치를 형성한다.
이어서, 도 12에 나타내는 바와 같이, 트랜치 내에 제 1 산화막(116)을 증착한 후, CMP(Chemical Mechanical Polishing: 화학기계연마)에 의해 평탄화한다.
이어서, 도 13에 나타내는 바와 같이, 그 위로부터 질화막(117)을 증착한다.
이어서, 도 14에 나타내는 바와 같이, 그 표면의 소정의 위치에, MOS 트랜지스터를 구성하는 주상구조물을 형성하기 위한 사각형상의 레지스트(118)를 형성한다.
이어서, 도 15에 나타내는 바와 같이, 레지스트(118)를 마스크로서 이용하고, 질화막(117), 질화막(109)을 에칭한다. 이때, 실리콘층(102, 104) 상에 산화막(111, 112)과, 질화막 사이드월(114, 115)의 일부가 잔존한다.
이어서, 도 16에 나타내는 바와 같이, 실리콘층(102, 104) 상의 산화막(111, 112)을 에칭에 의해 제거한다.
이어서, 도 17에 나타내는 바와 같이, 레지스트(118)를 박리한다.
이어서, 도 18에 나타내는 바와 같이, 질화막(117)을 마스크로서 이용하고, 실리콘층(102, 104)을 산화막(101) 상에 소정의 두께로 잔존하도록 에칭하여, 실리콘층(102, 104)을 구비하는 주상체(column)를 형성한다.
이어서, 도 19에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체를 포함하는 구조물의 표면을 균일한 두께로 얇게 덮도록, 산화막(119)을 증착한다.
이어서, 도 20에 나타내는 바와 같이, 산화막(119)을 에칭하여, 실리콘층(102, 104)을 구비하는 주상체의 벽면에 사이드월 형태로 잔존시킨다.
이어서, 도 21에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체를 덮도록, 실리콘층(102, 104) 상에 소자분리를 위한 레지스트(120)를 형성한다.
이어서, 도 22에 나타내는 바와 같이, 레지스트(120)를 마스크로서 이용하고, 실리콘층(102, 104)을 에칭하여, 산화막(101) 상에서 소자분리를 행한다.
이어서, 도 23에 나타내는 바와 같이, 레지스트(120)를 박리한다.
이어서, 도 24에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 우측 절반, 및 실리콘층(104)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(121)를 형성한다.
이어서, 도 25에 나타내는 바와 같이, 레지스트(121)를 마스크로서 이용하고, 실리콘층(102)에 인(p) 등의 불순물을 도입하여, 실리콘층(102, 104)을 구비하는 주상체의 좌측 영역에, n형 고농도 불순물을 포함하는 실리콘층(122)을 형성한다.
이어서, 도 26에 나타내는 바와 같이, 레지스트(121)를 박리한다.
이어서, 도 27에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 좌측 절반, 및 실리콘층(122)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(123)를 형성한다.
이어서, 도 28에 나타내는 바와 같이, 레지스트(123)를 마스크로서 이용하고, 실리콘층(104)에 비소(As) 등의 불순물을 도입하여, 실리콘층(102, 104)을 구비하는 주상체의 우측 영역에, p형 고농도 불순물을 포함하는 실리콘층(124)을 형성한다.
이어서, 도 29에 나타내는 바와 같이, 레지스트(123)를 박리한다.
이어서, 도 30에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 벽면에 형성된 산화막(119)을 에칭에 의해 제거한다.
이어서, 도 31에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체, 실리콘층(122, 124)을 덮도록, 산화막(101) 상으로부터 산화막(125)을 증착한다.
이어서, 도 32에 나타내는 바와 같이, 산화막(125)을 소정의 깊이까지 에치 백시킨다. 이때, 질화막(117) 상에도 산화막(126)을 잔존시킨다.
이어서, 도 33에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체, 실리콘층(122, 124)을 덮도록, 산화막(125) 상으로부터 게이트 절연막이 되는 고유전체막(127)을 얇게 증착하고, 나아가 게이트 전극이 되는 금속(128)을 더 증착하여 CMP에 의해 평탄화한다. 평탄화에 있어서 산화막(126)은 에칭에 의해 제거된다.
여기서, 게이트 절연막(127)은, 본 실시형태에 따른 반도체 장치의 인핸스먼트형 pMOS 트랜지스터 및 nMOS 트랜지스터에 있어서, 게이트 절연막으로서 기능을 한이다. 또한, 게이트 전극(128)은, nMOS 트랜지스터와 pMOS 트랜지스터를 인핸스먼트형으로 하기 위한 도전성 재료로 형성된 게이트 전극이다. 상기 게이트 전극을 구성하기 위한 도전성 재료로서는, 예를 들면, 티타늄, 질화티타늄, 탄탈륨, 질화탄탈륨을 들 수 있다.
이어서, 도 34에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체 주위의 금속(128)을 소정의 깊이까지 에치 백시킨다.
이어서, 도 35에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 주위를 둘러싸도록, 금속(128) 상에 산화막(129)을 증착하고, CMP에 의해 평탄화한다.
이어서, 도 36에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체 주위의 산화막(129)을 소정의 깊이로 에치 백시킨다.
이어서, 도 37에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체상의 질화막(117)이 완전히 덮이도록 질화막(130)을 소정의 두께로 증착한다.
이어서, 도 38에 나타내는 바와 같이, 질화막(130)을 에칭하는 것에 의해, 질화막 사이드월(114, 115), 질화막(117) 주위의 고유전막(127)의 측벽에 사이드월 형태로 잔존시킨다.
이어서, 도 39에 나타내는 바와 같이, 질화막(117) 및 산화막(129) 상의 소정의 위치에 게이트 형성을 위한 레지스트(131)를 형성한다.
이어서, 도 40에 나타내는 바와 같이, 레지스트(131)를 마스크로서 이용하고, 산화막(129)을 에칭하는 것에 의해, 실리콘층(102, 104)을 구비하는 주상체 및 질화막(117) 주위의 고유전막(127)의 측벽에 사이드월 형태로 잔존시킨다.
이어서, 도 41에 나타내는 바와 같이, 질화막(130)을 마스크로서 이용하고, 금속(128)을 에칭하는 것에 의해, 실리콘층(102, 104)을 구비하는 주상체 주위의 고유전막(127)의 측벽을 둘러싸는 게이트 전극을 형성한다.
이어서, 도 42에 나타내는 바와 같이, 레지스트(131)를 박리한다.
이어서, 도 43에 나타내는 바와 같이, 구조물의 표면을 균일한 두께로 덮게 산화막(132)을 증착한다.
이어서, 도 44에 나타내는 바와 같이, 산화막(132)을 에칭하는 것에 의해, 실리콘층(102, 104)을 구비하는 주상체의 주위에 사이드월 형태로 잔존시킨다.
이어서, 도 45에 나타내는 바와 같이, 고유전체막(127)을 더 에칭하여, 산화막(132) 하부에만 고유전체막(127)을 잔존시킨다.
이어서, 도 46에 나타내는 바와 같이, 질화막(130, 117, 114, 115)을 에칭에 의해 제거한다.
이어서, 도 47에 나타내는 바와 같이, 실리콘층(102, 104)의 높이까지, 고유전체막(127)을 에칭에 의해 제거한다.
이어서, 도 48에 나타내는 바와 같이, 산화막(132)의 외주에서 노출된 산화막(125)을 에칭하는 것에 의해, n형 고농도 불순물을 포함하는 실리콘층(122) 및 p형 고농도 불순물을 포함하는 실리콘층(124)을 노출시킨다.
이어서, 도 49에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 우측 절반, 및 실리콘층(124)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(133)를 형성한다.
이어서, 도 50에 나타내는 바와 같이, 레지스트(133)를 마스크로서 이용하고, 실리콘층(122)의 표층부분에 인(p) 등의 불순물을 도입하여, n형 고농도 불순물을 포함하는 실리콘층(134)을 형성한다.
이어서, 도 51에 나타내는 바와 같이, 레지스트(133)를 박리한다.
이어서, 도 52에 나타내는 바와 같이, 실리콘층(102, 104)을 구비하는 주상체의 좌측 절반, 및 실리콘층(122)이 덮이도록, 산화막(101) 상으로부터 불순물을 도입하기 위한 레지스트(135)를 형성한다.
이어서, 도 53에 나타내는 바와 같이, 레지스트(135)를 마스크로서 이용하고, 실리콘층(104)의 표층부분에 비소(As) 등의 불순물을 도입하여, p형 고농도 불순물을 포함하는 실리콘층(136)을 형성한다.
이어서, 도 54에 나타내는 바와 같이, 레지스트(135)를 박리한다.
이어서, 도 55에 나타내는 바와 같이, 실리콘층(122, 134, 136, 124)의 표층부분에 금속과 실리콘의 화합물(137, 138, 139, 140)을 형성한다. 상기 금속으로서는 Ni(니켈), Co(코발트)를 사용할 수 있고, 상기 화합물층은, 예를 들면, 실리콘 상에 니켈막을 증착하고, 나아가 열처리를 행하는 것에 의해 실리콘 표면에 Ni 실리사이드층을 형성하는 것에 의해 형성할 수 있다.
이어서, 도 56에 나타내는 바와 같이, 구조물의 표면에 질화막(141)을 균일한 두께로 증착하고, 나아가 산화막(142)을 더 증착하여, CMP에 의해 평탄화를 행한다.
이어서, 도 57에 나타내는 바와 같이, 금속과 실리콘의 화합물(137, 140) 상의 질화막(141)까지 각각 콘택트홀(143, 144)을 형성한다.
이어서, 도 58에 나타내는 바와 같이, 금속과 실리콘의 화합물(138, 139) 상의 질화막(141)까지 콘택트홀(145)을 형성한다.
이어서, 도 59에 나타내는 바와 같이, 산화막(142)의 소정의 위치에 산화막(129)에 도달하도록 콘택트홀(146)을 형성한다.
이어서, 도 60에 나타내는 바와 같이, 콘택트홀(143, 144, 145, 146)의 저면의 질화막(141)을 에칭하는 것에 의해, 금속과 실리콘의 화합물(137, 140, 138, 139), 산화막(129)의 일부를 노출시킨다.
이어서, 도 61에 나타내는 바와 같이, 콘택트홀(146) 내의 산화막(129)을 에칭하는 것에 의해 게이트 전극(128)을 노출시킨다.
이어서, 도 62에 나타내는 바와 같이, 콘택트홀(143, 144, 145, 146) 내에 금속재료를 충전하는 것에 의해 콘택트(147, 148, 149, 150)를 형성한다.
이어서, 도 63에 나타내는 바와 같이, 콘택트(147, 148, 149, 150) 상에 제 1 메탈(151, 152, 153, 154)을 형성한다.
또, 상기 실시형태에 있어서, p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)은 모두 사각기둥 형상으로 하였지만, p형 또는 진성 실리콘(102), n형 또는 진성 실리콘(104)은, 도 64(a)～(c)에 나타내는 바와 같이, 모두 반원주 형상으로 하여도 좋다. 도 64(a)는 본 변형예에 따른 반도체 장치의 평면도이고, 도 64(b)는 도 64(a)의 X-X＇ 단면도, 도 64(c)는 도 64(a)의 Y-Y＇ 단면도이다.
본 변형예에 따른 반도체 장치는, MOS 인버터 회로(MOS 트랜지스터)를 구비하고; 기판(미도시) 상에 배치되고, p형 또는 진성 실리콘(202)과, n형 또는 진성 실리콘(204)과, 실리콘(202) 및 실리콘(204)의 사이에 배치되고, 상기 기판에 대해 수직방향으로 연장되는 제 1 산화막(216)과; 를 구비하는 MOS 트랜지스터를 구성하는 1개의 주상 구조체; 를 구비한다.
본 변형예에 따른 반도체 장치는, p형 또는 진성 실리콘(202)을 사이에 끼고 상하에 배치되며 n형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(234, 222)과; n형 또는 진성 실리콘(204)을 사이에 끼고 상하에 배치되며 p형 고농도 불순물을 포함하는 상하 한 쌍의 실리콘층(236, 224)과; p형 또는 진성 실리콘(202), n형 또는 진성 실리콘(204), 상하 한 쌍의 실리콘층(234, 222)의 주위를 둘러싸는 게이트 절연막(227)과; 게이트 절연막(227)의 주위를 둘러싸는 게이트 전극(228)과; 를 구비한다.
본 변형예에 따른 반도체 장치에 있어서, 실리콘층(234)과 실리콘층(236)이 전기적으로 접속되어 있다. 여기서, 실리콘층(222)에 제 1 전원이 접속되고, 실리콘층(224)에 제 2 전원이 접속된다.
본 변형예에 따른 반도체 장치에 있어서, n형 고농도 불순물을 포함하는 실리콘층(234) 상에 금속과 실리콘의 화합물(238), n형 고농도 불순물을 포함하는 실리콘층(222) 상에 금속과 실리콘의 화합물(237), p형 고농도 불순물을 포함하는 실리콘층(236) 상에 금속과 실리콘의 화합물(239), p형 고농도 불순물을 포함하는 실리콘층(224) 상에 금속과 실리콘의 화합물(240)이 각각 형성되어 있다.
도 64(a)～도 64(c)에 나타내는 바와 같이, 금속과 실리콘의 화합물(238)과, 금속과 실리콘의 화합물(239) 상에 콘택트(248)가 형성되고, 화합물(238, 239)을 전기적으로 접속하고 있다. 또한, 금속과 실리콘의 화합물(237) 상에 콘택트(247), 금속과 실리콘의 화합물(240) 상에 콘택트(249), 게이트 전극(228) 상에 콘택트(250)가 각각 형성되어 있다.
그리고, 콘택트(247) 상에 제 1 메탈(251)이 형성되고, 이 제 1 메탈(251)을 개재하여 제 1 전원이 콘택트(247)에 공급되고, 콘택트(249) 상에 제 1 메탈(253)이 형성되고, 이 제 2 메탈(253)을 개재하여 콘택트(249)에 제 2 전원이 접속된다. 또한, 콘택트(248) 상에 제 1 메탈(252), 콘택트(250) 상에 제 1 메탈(254)이 각각 형성되어 있다.
본 발명은 상술한 실시형태에 한정되지 않고 다양한 수정 및 응용이 가능하다. 소자구조는 일례이고, 적절히 변경 가능하다. 본 출원은, 2009년 10월 1일에 출원된 일본국 특허출원 제 2009-229591호를 근거로 하는 우선권을 주장하고, 당해 출원의 발명의 상세한 설명(명세서), 특허청구의 범위, 도면 및 발명의 개요를 포함한다. 일본국 특허출원 제 2009-229591호에 개시되는 내용은, 모두 본 명세서 중에 참조로서 도입된다.
101: 산화막
102: p형 또는 진성 실리콘
103: 레지스트
104: n형 또는 진성 실리콘
105: 산화막
106: 질화막
107, 108: 레지스트
109, 110: 질화막
111, 112: 산화막
113: 질화막
114, 115: 질화막 사이드월
116: 제 1 산화막
117: 질화막
118: 레지스트
119: 산화막
120, 121: 레지스트
122: n형 고농도 불순물을 포함하는 실리콘층
123: 레지스트
124: p형 고농도 불순물을 포함하는 실리콘층
125, 126: 산화막
127: 게이트 절연막, 고유전체막
128: 게이트 전극, 금속
129: 산화막
130: 질화막
131: 레지스트
132: 산화막
133: 레지스트
134: n형 고농도 불순물을 포함하는 실리콘층
135: 레지스트
136: p형 고농도 불순물을 포함하는 실리콘층
137, 138, 139, 140: 금속과 실리콘의 화합물
141: 질화막
142: 산화막
143, 144, 145, 146: 콘택트홀
147, 148, 149, 150: 콘택트
151, 152, 153, 154: 제 1 메탈
202: p형 또는 진성 실리콘
204: n형 또는 진성 실리콘
216: 제 1 산화막
222: n형 고농도 불순물을 포함하는 실리콘층
224: p형 고농도 불순물을 포함하는 실리콘층
227: 게이트 절연막
228: 게이트 전극
234: n형 고농도 불순물을 포함하는 실리콘층
236: p형 고농도 불순물을 포함하는 실리콘층
237, 238, 239, 240: 금속과 실리콘의 화합물
247, 248, 249, 250: 콘택트
251, 252, 253, 254: 제 1 메탈

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
    상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
    상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
    상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
    상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
    상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
    상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
    상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
    상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
    상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
    상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
    상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
    상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L1은, 하기 관계식 1을 만족하는 것을 특징으로 하는 반도체 장치.
    L1<2×√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 1)
    여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
  5. 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
    상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
    상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
    상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
    상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
    상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
    상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
    상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
    상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
    상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
    상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
    상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
    상기 사각기둥 형상을 갖는 제 1 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L2는, 하기 관계식 2를 만족하는 것을 특징으로 하는 반도체 장치.
    L2<√{(2×φF)×(2×εsilicon)/(q×NA)}…(관계식 2)
    여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, NA는 제 1 실리콘의 불순물농도를 각각 나타낸다.
  6. 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
    상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
    상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
    상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
    상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
    상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
    상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
    상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
    상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
    상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
    상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
    상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
    상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변의 길이 L3은, 하기 관계식 3을 만족하는 것을 특징으로 하는 반도체 장치.
    L3<2×√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 3)
    여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
  7. 기판 상에 배치되고, 제 1 실리콘과, 상기 제 1 실리콘과 도전형이 상이한 제 2 실리콘과, 상기 제 1 실리콘 및 상기 제 2 실리콘의 사이에 배치되고 상기 기판에 대해 수직방향으로 연장되는 제 1 절연물을 갖는 주상 구조체와;
    상기 제 1 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 1 실리콘과 도전형이 상이하고 상기 제 1 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 1 상하 한 쌍의 실리콘층과;
    상기 제 2 실리콘을 사이에 끼고 상하에 배치되고, 상기 제 2 실리콘과 도전형이 상이하고 상기 제 2 실리콘의 불순물 농도보다 높은 농도의 불순물을 포함하는 제 2 상하 한 쌍의 실리콘층과;
    상기 제 1 실리콘, 상기 제 2 실리콘, 상기 제 1 상하 한 쌍의 실리콘층 및 상기 제 2 상하 한 쌍의 실리콘층의 주위와, 상기 제 1 절연물을 둘러싸는 제 2 절연물과;
    상기 제 2 절연물의 주위를 둘러싸는 도전체;를 포함하고,
    상기 제 1 실리콘의 밑면 전부는 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 2 실리콘의 밑면 전부는 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 접하고,
    상기 제 1 절연물은 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층과 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층 사이에 끼이는 것을 특징으로 하고,
    상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 위에 배치되는 실리콘층과, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 위에 배치되는 실리콘층이 전기적으로 접속되고, 상기 제 1 상하 한 쌍의 실리콘층 내의 상기 제 1 실리콘 아래에 배치되는 실리콘층에 제 1 전원을 공급함과 함께, 상기 제 2 상하 한 쌍의 실리콘층 내의 상기 제 2 실리콘 아래에 배치되는 실리콘층에 제 2 전원을 공급하는 것에 의해 동작하고,
    상기 주상 구조체에 있어서, 상기 제 1 실리콘은 p형 또는 진성 실리콘이고, 상기 제 2 실리콘은 n형 또는 진성 실리콘이고, 상기 제 1 절연물은 제 1 산화막이고,
    상기 제 1 상하 한 쌍의 실리콘층은 각각 n형 불순물을 포함하는 실리콘층이고,
    상기 제 2 상하 한 쌍의 실리콘층은 각각 p형 불순물을 포함하는 실리콘층이고,
    상기 제 2 절연물은 게이트 절연막, 상기 도전체는 게이트 전극으로서 각각 기능을 하고,
    상기 제 1 실리콘 및 상기 제 2 실리콘은 모두 사각기둥 형상으로 되어 있고,
    상기 사각기둥 형상을 갖는 제 2 실리콘의 저면 사각형의, 상기 제 1 산화막에 접하는 변에 직교하는 변의 길이 L4는, 하기 관계식 4를 만족하는 것을 특징으로 하는 반도체 장치.
    L4<√{(2×φF)×(2×εsilicon)/(q×ND)}…(관계식 4)
    여기서, φF는 페르미 포텐셜, εsilicon은 실리콘의 유전율, q는 전자의 전하량, ND는 제 2 실리콘의 불순물농도를 각각 나타낸다.
  8. 삭제
  9. 삭제
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