JP2010232631A

JP2010232631A - 半導体装置及びその製造方法

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Publication number: JP2010232631A
Application number: JP2009280576A
Authority: JP
Inventors: Fujio Masuoka; 富士雄舛岡; Hiroki Nakamura; 広記中村
Original assignee: Unisantis Electronics Japan Ltd
Current assignee: Unisantis Electronics Japan Ltd
Priority date: 2009-12-10
Filing date: 2009-12-10
Publication date: 2010-10-14
Anticipated expiration: 2029-03-25
Also published as: JP5006375B2

Abstract

【課題】１個の島状半導体を用いてインバータを構成することにより、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とする半導体装置により、上記課題を解決する。
【選択図】図２

Description

この発明は半導体装置に関するものである。

半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）。

図１はインバータ回路図である。インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳＳＧＴと、１個のｎＭＯＳＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。

Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、"ＡＮｏｂｅｌＣｉｒｃｕｉｔＴｅｃｈｎｏｌｏｇｙｗｉｔｈＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒｓ（ＳＧＴ’ｓ）ｆｏｒＵｌｔｒａＨｉｇｈＤｅｎｓｉｔｙＤＲＡＭ’ｓ"、ＩＥＥＥＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．

そこで、１個の島状半導体を用いてインバータを構成することにより、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することを目的とする。

本発明の１態様では、第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜にゲート電極の一面が接し、該ゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層の下部に配置された第３の第１導電型高濃度半導体層と、第２の第２導電型高濃度半導体層と第３の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第１の第１導電型高濃度半導体層の上部に形成された第２の半導体と金属の化合物層と、第１の第２導電型高濃度半導体層の上部に形成された第３の半導体と金属の化合物層と、を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１のｎ＋型半導体層と、島状半導体層の下部に配置された第２のｎ＋型半導体層と、筒状半導体層の上部に配置された第１のｐ＋型半導体層と、筒状半導体層の下部に配置された第２のｐ＋型半導体層と、を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１のｎ＋型半導体層と、島状半導体層の下部に配置された第２のｎ＋型半導体層と、筒状半導体層の上部に配置された第１のｐ＋型半導体層と、筒状半導体層の下部に配置された第２のｐ＋型半導体層と、第２のｎ＋型半導体層と第２のｐ＋型半導体層の下部に配置された第３のｎ＋型半導体層と、第２のｐ＋型半導体層と第３のｎ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第１のｎ＋型半導体層の上部に形成された第２の半導体と金属の化合物層と、第１のｐ＋型半導体層の上部に形成された第３の半導体と金属の化合物層と、を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、筒状半導体層の内周長をＷｐとし、島状半導体層の外周長をＷｎとしたとき、Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、筒状半導体層の内径をＲｐとし、島状半導体層の半径をＲｎとしたとき、Ｒｐ≒２Ｒｎであることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、筒状半導体層のチャネル長をＬｐとし、島状半導体層のチャネル長をＬｎとしたとき、Ｌｐ≒Ｌｎであることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、第１のゲート絶縁膜は、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、島状半導体層の上部に配置された第１のｎ＋型半導体層と、島状半導体層の下部に配置された第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート絶縁膜は、ゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、筒状半導体層の上部に配置された第１のｐ＋型半導体層と、筒状半導体層の下部に配置された第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。

また、本発明の好ましい態様では、島状半導体層は島状シリコン層であり、筒状半導体層は筒状シリコン層であり、ｎ＋型半導体層は、ｎ＋型シリコン層であり、ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、島状シリコン層は、ｐ型もしくはノンドープの島状シリコン層であり、筒状シリコン層は、ｎ型もしくはノンドープの筒状シリコン層であることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、酸化膜上に形成されたｐ型もしくはノンドープのシリコン層に、砒素を注入し、第３のｎ＋型シリコン層を形成することを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、ｎ型のシリコン層を形成するためのレジストを形成し、リンを注入し、ｎ型シリコン層を形成し、レジストを剥離し、熱処理を行うことを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、酸化膜を堆積し、窒化膜を堆積し、島状シリコン層形成のためのレジストを形成し、窒化膜、酸化膜をエッチングし、島状シリコン層形成のための窒化膜ハードマスクを形成し、レジストを剥離し、酸化膜を堆積し、酸化膜をエッチングし、後にゲート形成部となる酸化膜サイドウォールを形成し、窒化膜を堆積し、窒化膜をエッチングし、後に筒状シリコン層となる窒化膜サイドウォールを形成することを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、出力端子のためのレジストを形成し、ｎ型もしくはノンドープのシリコン層をエッチングし、出力端子部を形成し、レジストを剥離し、酸化膜サイドウォールをエッチングし、ｐ型もしくはノンドープのシリコン層とｎ型もしくはノンドープのシリコン層をエッチングし、島状シリコン層、筒状シリコン層を形成することを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、窒化膜、酸化膜を剥離し、酸化膜を堆積し、酸化膜をエッチングし、後のイオン注入時にチャネルを保護するための酸化膜サイドウォールを形成し、第１のｎ＋型シリコン層と第２のｎ＋型シリコン層を形成するためのレジストを形成し、砒素を注入し、第１のｎ＋型シリコン層と第２のｎ＋型シリコン層を形成し、レジストを剥離し、第１のｐ＋型シリコン層と第２のｐ＋型シリコン層を形成するためのレジストを形成し、ボロンを注入し、第１のｐ＋型シリコン層と第２のｐ＋型シリコン層を形成し、レジストを剥離し、熱処理を行うことを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、酸化膜を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層と第１のｐ＋型シリコン層を露出し、ゲート形成部の酸化膜をエッチングするためのレジストを形成し、ゲート形成部の酸化膜をエッチングし、レジストを剥離し、酸化ハフニウムといった高誘電体膜すなわち第１のゲート絶縁膜を堆積し、窒化チタン、窒化タンタルといったゲート電極を堆積し、平坦化を行い、窒化膜を堆積し、ゲートパッド形成のためのレジストを形成し、窒化膜をエッチングし、レジストを剥離し、ゲート電極をエッチングし、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、第１のゲート絶縁膜をエッチングすることを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、酸化膜をエッチングするためのレジストを形成し、酸化膜をドライエッチングし、レジストを剥離し、酸化膜をウエットエッチングし、第２のｐ＋型シリコン層を露出し、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、酸化膜をウエットエッチングし、第３のｎ＋型シリコン層を露出し、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｐ＋型シリコン層と第３のｎ＋型シリコン層の側壁の一部に第１のシリコンと金属の化合物層を形成し、第１のｎ＋型シリコン層の上部に第２のシリコンと金属の化合物層を形成し、第１のｐ＋型シリコン層の上部に第３のシリコンと金属の化合物層を形成することを含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、層間膜として酸化膜を形成し、第２のシリコンと金属の化合物層上にコンタクト孔を、第３のシリコンと金属の化合物層上にコンタクト孔を、ゲート電極上にコンタクト孔を形成し、第１のシリコンと金属の化合物層が露出するよう、コンタクト孔を形成し、タングステンといった金属を堆積し、コンタクトを形成し、入力端子、出力端子、ＶＳＳ電源線、ＶＤＤ電源線を形成することを含む前記記載の半導体装置の製造方法である。

本発明では、第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜にゲート電極の一面が接し、該ゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層の下部に配置された第３の第１導電型高濃度半導体層と、第２の第２導電型高濃度半導体層と第３の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第１の第１導電型高濃度半導体層の上部に形成された第２の半導体と金属の化合物層と、第１の第２導電型高濃度半導体層の上部に形成された第３の半導体と金属の化合物層と、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１のｎ＋型半導体層と、島状半導体層の下部に配置された第２のｎ＋型半導体層と、筒状半導体層の上部に配置された第１のｐ＋型半導体層と、筒状半導体層の下部に配置された第２のｐ＋型半導体層と、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１のｎ＋型半導体層と、島状半導体層の下部に配置された第２のｎ＋型半導体層と、筒状半導体層の上部に配置された第１のｐ＋型半導体層と、筒状半導体層の下部に配置された第２のｐ＋型半導体層と、第２のｎ＋型半導体層と第２のｐ＋型半導体層の下部に配置された第３のｎ＋型半導体層と、第２のｐ＋型半導体層と第３のｎ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第１のｎ＋型半導体層の上部に形成された第２の半導体と金属の化合物層と、第１のｐ＋型半導体層の上部に形成された第３の半導体と金属の化合物層と、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、筒状半導体層の内周長をＷｐとし、島状半導体層の外周長をＷｎとしたとき、Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、筒状半導体層の内径をＲｐとし、島状半導体層の半径をＲｎとしたとき、Ｒｐ≒２Ｒｎであることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明では、筒状半導体層のチャネル長をＬｐとし、島状半導体層のチャネル長をＬｎとしたとき、Ｌｐ≒Ｌｎであることを特徴とする前記記載の半導体装置により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。

また、本発明の好ましい態様では、第１のゲート絶縁膜は、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、島状半導体層の上部に配置された第１のｎ＋型半導体層と、島状半導体層の下部に配置された第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート絶縁膜は、ゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、筒状半導体層の上部に配置された第１のｐ＋型半導体層と、筒状半導体層の下部に配置された第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。

また、本発明では、酸化膜上に形成されたｐ型もしくはノンドープのシリコン層に、砒素を注入し、第３のｎ＋型シリコン層を形成することを含む前記記載の半導体装置の製造方法により、第３のｎ＋型シリコン層を形成することができる。

また、本発明のでは、ｎ型のシリコン層を形成するためのレジストを形成し、リンを注入し、ｎ型シリコン層を形成し、レジストを剥離し、熱処理を行うことを含む前記記載の半導体装置の製造方法により、ｎ型シリコン層を形成することができる。

また、本発明では、酸化膜を堆積し、窒化膜を堆積し、島状シリコン層形成のためのレジストを形成し、窒化膜、酸化膜をエッチングし、島状シリコン層形成のための窒化膜ハードマスクを形成し、レジストを剥離し、酸化膜を堆積し、酸化膜をエッチングし、後にゲート形成部となる酸化膜サイドウォールを形成し、窒化膜を堆積し、窒化膜をエッチングし、後に筒状シリコン層となる窒化膜サイドウォールを形成することを含む前記記載の半導体装置の製造方法により、島状シリコン層を形成するためのハードマスクと筒状シリコン層を形成するためのハードマスクを形成することができる。

また、本発明では、出力端子のためのレジストを形成し、ｎ型もしくはノンドープのシリコン層をエッチングし、出力端子部を形成し、レジストを剥離し、酸化膜サイドウォールをエッチングし、ｐ型もしくはノンドープのシリコン層とｎ型もしくはノンドープのシリコン層をエッチングし、島状シリコン層、筒状シリコン層を形成することを含む前記記載の半導体装置の製造方法により、出力端子部、島状シリコン層、筒状シリコン層を形成することができる。

また、本発明では、窒化膜、酸化膜を剥離し、酸化膜を堆積し、酸化膜をエッチングし、後のイオン注入時にチャネルを保護するための酸化膜サイドウォールを形成し、第１のｎ＋型シリコン層と第２のｎ＋型シリコン層を形成するためのレジストを形成し、砒素を注入し、第１のｎ＋型シリコン層と第２のｎ＋型シリコン層を形成し、レジストを剥離し、第１のｐ＋型シリコン層と第２のｐ＋型シリコン層を形成するためのレジストを形成し、ボロンを注入し、第１のｐ＋型シリコン層と第２のｐ＋型シリコン層を形成し、レジストを剥離し、熱処理を行うことを含む前記記載の半導体装置の製造方法により、第１のｎ＋型シリコン層と第２のｎ＋型シリコン層と、第１のｐ＋型シリコン層と第２のｐ＋型シリコン層を形成することができる。

また、本発明では、酸化膜を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層と第１のｐ＋型シリコン層を露出し、ゲート形成部の酸化膜をエッチングするためのレジストを形成し、ゲート形成部の酸化膜をエッチングし、レジストを剥離し、酸化ハフニウムといった高誘電体膜すなわち第１のゲート絶縁膜を堆積し、窒化チタン、窒化タンタルといったゲート電極を堆積し、平坦化を行い、窒化膜を堆積し、ゲートパッド形成のためのレジストを形成し、窒化膜をエッチングし、レジストを剥離し、ゲート電極をエッチングし、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、第１のゲート絶縁膜をエッチングすることを含む前記記載の半導体装置の製造方法により、第１のゲート絶縁膜、ゲート電極を形成することができる。

また、本発明では、酸化膜をエッチングするためのレジストを形成し、酸化膜をドライエッチングし、レジストを剥離し、酸化膜をウエットエッチングし、第２のｐ＋型シリコン層を露出し、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、酸化膜をウエットエッチングし、第３のｎ＋型シリコン層を露出し、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｐ＋型シリコン層と第３のｎ＋型シリコン層の側壁の一部に第１のシリコンと金属の化合物層を形成し、第１のｎ＋型シリコン層の上部に第２のシリコンと金属の化合物層を形成し、第１のｐ＋型シリコン層の上部に第３のシリコンと金属の化合物層を形成することを含む前記記載の半導体装置の製造方法により、第２のｐ＋型シリコン層と第３のｎ＋型シリコン層の側壁の一部に第１のシリコンと金属の化合物層を形成し、第１のｎ＋型シリコン層の上部に第２のシリコンと金属の化合物層を形成し、第１のｐ＋型シリコン層の上部に第３のシリコンと金属の化合物層を形成することができる。

また、本発明では、層間膜として酸化膜を形成し、第２のシリコンと金属の化合物層上にコンタクト孔を、第３のシリコンと金属の化合物層上にコンタクト孔を、ゲート電極上にコンタクト孔を形成し、第１のシリコンと金属の化合物層が露出するよう、コンタクト孔を形成し、タングステンといった金属を堆積し、コンタクトを形成し、入力端子、出力端子、ＶＳＳ電源線、ＶＤＤ電源線を形成することを含む前記記載の半導体装置の製造方法により、コンタクトを形成し、入力端子、出力端子、ＶＳＳ電源線、ＶＤＤ電源線を形成することができる。

インバータ回路図である。（ａ）は、この発明に係る半導体装置の平面図、（ｂ）は、この発明に係る半導体装置のＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置のＹ−Ｙ’断面図である。図２のＺの位置の断面平面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。（ａ）は、この発明に係る半導体装置の製造例を示す平面図、（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。

この発明に係る半導体装置の平面図と断面構造をそれぞれ図２（ａ）、（ｂ）、（ｃ）図３に示す。図２（ａ）は平面図であり、図２（ｂ）はＸ−Ｘ’断面図、図２（ｃ）はＹ−Ｙ’断面図であり、図３は図２のＺの位置の断面平面図である。

この実施例では、島状シリコン層１０４の周囲を取り囲む第１のゲート絶縁膜１０５と、第１のゲート絶縁膜１０５の周囲を取り囲むゲート電極１０６と、ゲート電極１０６の周囲を取り囲む第２のゲート絶縁膜１０５と、第２のゲート絶縁膜１０５の周囲を取り囲む筒状シリコン層１０７と、島状シリコン層１０４の上部に配置された第１のｎ＋型シリコン層１２１と、島状シリコン層１０４の下部に配置された第２のｎ＋型シリコン層１０３と、筒状シリコン層１０７の上部に配置された第１のｐ＋型シリコン層１０８と、筒状シリコン層１０７の下部に配置された第２のｐ＋型シリコン層１０９と、第２のｎ＋型シリコン層１０３と第２のｐ＋型シリコン層１０９の下部に配置された第３のｎ＋型シリコン層１０２と、第２のｐ＋型シリコン層１０９と第３のｎ＋型シリコン層１０２の側壁の一部に形成された第１のシリコンと金属の化合物層１１０と、第１のｎ＋型シリコン層１２１の上部に形成された第２のシリコンと金属の化合物層１１２と、第１のｐ＋型シリコン層１０８の上部に形成された第３のシリコンと金属の化合物層１１１と、が形成される。

島状シリコン層１０４の周囲を取り囲む第１のゲート絶縁膜１０５と、第１のゲート絶縁膜１０５の周囲を取り囲むゲート電極１０６と、島状シリコン層１０４の上部に配置された第１のｎ＋型シリコン層１２１と、島状シリコン層１０４の下部に配置された第２のｎ＋型シリコン層１０３と、でｎＭＯＳＳＧＴ１２９が形成されるゲート電極１０６と、ゲート電極１０６の周囲を取り囲む第２のゲート絶縁膜１０５と、第２のゲート絶縁膜１０５の周囲を取り囲む筒状シリコン層１０７と、筒状シリコン層１０７の上部に配置された第１のｐ＋型シリコン層１０８と、筒状シリコン層１０７の下部に配置された第２のｐ＋型シリコン層１０９と、でｐＭＯＳトランジスタ１３０が形成される。

ゲート電極１０６に接続するようコンタクト１２２が形成され、コンタクト１２２に接続するよう入力端子１２３が形成される。第１のシリコンと金属の化合物層１１０に接続するようコンタクト１２４が形成され、コンタクト１２４に接続するよう出力端子１２５が形成される。第２のシリコンと金属の化合物層１１２に接続するようコンタクト１１３が形成され、コンタクト１１３に接続するようＶＳＳ電源線１１６が形成される。第３のシリコンと金属の化合物層１１１に接続するようコンタクト１１４が形成され、コンタクト１１４に接続するようＶＤＤ電源線１１７が形成される。層間膜として、酸化膜１１８が形成される。

筒状シリコン層１０７の内周長をＷｐとし、島状シリコン層１０４の外周長をＷｎとしたとき、Ｗｐ≒２Ｗｎとすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。また、筒状シリコン層１０７の内径をＲｐとし、島状シリコン層１０４の半径をＲｎとしたとき、Ｒｐ≒２Ｒｎとすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。また、このとき、筒状シリコン層のチャネル長をＬｐとし、島状シリコン層のチャネル長をＬｎとしたとき、Ｌｐ≒Ｌｎであることが好ましい。

以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図４〜図５５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図４〜図５５は、この発明に係る半導体装置の製造例を示している。
（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。

図４を参照して、酸化膜１０１上に形成されたｐ型もしくはノンドープのシリコン層１０４に、砒素を注入し、第３のｎ＋型シリコン層１０２を形成する。

図５を参照して、ｎ型のシリコン層を形成するためのレジスト２０１を形成する。ノンドープを用いる場合、この工程は不要である。

図６を参照して、リンを注入し、ｎ型もしくはノンドープのシリコン層１０７を形成する。ノンドープを用いる場合、この工程は不要である。

図７を参照して、レジスト２０１を剥離し、熱処理を行う。ノンドープを用いる場合、この工程は不要である。

図８を参照して、酸化膜２０２を堆積し、窒化膜２０３を堆積する。

図９を参照して、島状シリコン層形成のためのレジスト２０４を形成する。

図１０を参照して、窒化膜２０３、酸化膜２０２をエッチングする。

図１１を参照して、レジスト２０４を剥離する。

図１２を参照して、酸化膜２０５を堆積する。このとき、酸化膜厚は、後の酸化膜エッチバック後に窒化膜２０３の半径と同じサイドウォール幅となるような膜厚が好ましい。

図１３を参照して、酸化膜２０５をエッチングし、酸化膜サイドウォールを形成する。この酸化膜サイドウォール部が後にゲート形成部となる。

図１４を参照して、窒化膜２０６を堆積する。このとき、窒化膜厚は、後の窒化膜エッチバック後に所望の筒状シリコン層の厚さとなるような膜厚が好ましい。

図１５を参照して、窒化膜２０６をエッチングし、窒化膜サイドウォールを形成する。この窒化膜サイドウォール部が後に筒状シリコン層となる。

図１６を参照して、出力端子のためのレジスト２０７を形成する。

図１７を参照して、ｎ型もしくはノンドープのシリコン層１０７をエッチングし、出力端子部を形成する。

図１８を参照して、レジスト２０７を剥離する。

図１９を参照して、酸化膜２０５をエッチングする。

図２０を参照して、ｐ型もしくはノンドープのシリコン層１０４とｎ型もしくはノンドープのシリコン層１０７をエッチングし、島状シリコン層１０４、筒状シリコン層１０７を形成する。

図２１を参照して、窒化膜２０３、２０６、酸化膜２０２を剥離する。

図２２を参照して、酸化膜２０８を堆積する。

図２３を参照して、酸化膜２０８をエッチングし、後のイオン注入時にチャネルを保護するための酸化膜サイドウォール１２６、２１０、２０９、２１１を形成する。

図２４を参照して、第１のｎ＋型シリコン層と第２のｎ＋型シリコン層を形成するためのレジスト２１２を形成する。

図２５を参照して、砒素を注入し、第１のｎ＋型シリコン層１２１と第２のｎ＋型シリコン層１０３を形成する

図２６を参照して、レジスト２１２を剥離する。

図２７を参照して、第１のｐ＋型シリコン層と第２のｐ＋型シリコン層を形成するためのレジスト２１３を形成する。

図２８を参照して、ボロンを注入し、第１のｐ＋型シリコン層１０８と第２のｐ＋型シリコン層１０９を形成する。

図２９を参照して、レジスト２１３を剥離し、熱処理を行う。

図３０を参照して、酸化膜を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層１２１と第１のｐ＋型シリコン層を露出する。このとき、筒状シリコン層の外側に酸化膜１２７、筒状シリコン層の内側に酸化膜１１９が形成される。

図３１を参照して、ゲート形成部の酸化膜をエッチングするためのレジスト２１４を形成する。

図３２を参照して、ゲート形成部の酸化膜をエッチングする。

図３３を参照して、レジスト２１４を剥離する。

図３４を参照して、酸化ハフニウムといった高誘電体膜すなわち第１のゲート絶縁膜１０５を堆積し、窒化チタン、窒化タンタルといったゲート電極１０６を堆積し、平坦化を行う。

図３５を参照して、窒化膜１２８を堆積する。

図３６を参照して、ゲートパッド形成のためのレジスト２１５を形成する。

図３７を参照して、窒化膜１２８をエッチングする。

図３８を参照して、レジスト２１５を剥離する。

図３９を参照して、ゲート電極１０６をエッチングする。

図４０を参照して、窒化膜１１５を堆積する。

図４１を参照して、窒化膜１１５をエッチングし、窒化膜サイドウォール１１５を形成する。

図４２を参照して、第１のゲート絶縁膜１０５をエッチングする。

図４３を参照して、酸化膜１２７をエッチングするためのレジスト２１６を形成する。

図４４を参照して、酸化膜１２７をドライエッチングする。

図４５を参照して、レジスト２１６を剥離する。

図４６を参照して、酸化膜１２７をウエットエッチングし、第２のｐ＋型シリコン層１０９を露出する。

図４７を参照して、窒化膜１２０を堆積する。

図４８を参照して、窒化膜をエッチングし、窒化膜サイドウォール１２０を形成する。

図４９を参照して、酸化膜１２７をウエットエッチングし、第３のｎ＋型シリコン層１０２を露出する。

図５０を参照して、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｐ＋型シリコン層１０９と第３のｎ＋型シリコン層１０２の側壁の一部に第１のシリコンと金属の化合物層１１０を形成し、第１のｎ＋型シリコン層１２１の上部に第２のシリコンと金属の化合物層１１２を形成し、第１のｐ＋型シリコン層１０８の上部に第３のシリコンと金属の化合物層１１１を形成する。

図５１を参照して、層間膜として酸化膜１１８を形成する。

図５２を参照して、第２のシリコンと金属の化合物層１１２上にコンタクト孔２１８を、第３のシリコンと金属の化合物層１１１上にコンタクト孔２１７を、ゲート電極１０６上にコンタクト孔２１９を形成する。

図５３を参照して、第１のシリコンと金属の化合物層が露出するよう、コンタクト孔２２０を形成する。

図５４を参照して、タングステンといった金属を堆積し、コンタクト１１３、１１４、１２２、１２４を形成する。

図５５を参照して、入力端子１２３、出力端子１２５、ＶＳＳ電源線１１６、ＶＤＤ電源線１１７が形成される。

１０１．酸化膜
１０２．第３のｎ＋型シリコン層
１０３．第２のｎ＋型シリコン層
１０４．ｐ型もしくはノンドープのシリコン層、島状シリコン層
１０５．ゲート絶縁膜
１０６．ゲート電極
１０７．ｎ型もしくはノンドープのシリコン層、筒状シリコン層
１０８．第１のｐ＋型シリコン層
１０９．第２のｐ＋型シリコン層
１１０．第１のシリコンと金属の化合物層
１１１．第３のシリコンと金属の化合物層
１１２．第２のシリコンと金属の化合物層
１１３．コンタクト
１１４．コンタクト
１１５．窒化膜、窒化膜サイドウォール
１１６．ＶＳＳ電源線
１１７．ＶＤＤ電源線
１１８．酸化膜
１１９．酸化膜
１２０．窒化膜、窒化膜サイドウォール
１２１．第１のｎ＋型シリコン層
１２２．コンタクト
１２３．入力端子
１２４．コンタクト
１２５．出力端子
１２６．酸化膜サイドウォール
１２７．酸化膜
１２８．窒化膜
１２９．ｎＭＯＳＳＧＴ
１３０．ｐＭＯＳトランジスタ
２０１．レジスト
２０２．酸化膜
２０３．窒化膜
２０４．レジスト
２０５．酸化膜
２０６．窒化膜
２０７．レジスト
２０８．酸化膜
２０９．酸化膜サイドウォール
２１０．酸化膜サイドウォール
２１１．酸化膜サイドウォール
２１２．レジスト
２１３．レジスト
２１４．レジスト
２１５．レジスト
２１６．レジスト
２１７．コンタクト孔
２１８．コンタクト孔
２１９．コンタクト孔
２２０．コンタクト孔

Claims

島状シリコン層と、
前記島状シリコン層を囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を囲むゲート電極と、
前記ゲート電極を囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を囲む筒状シリコン層と、
前記島状シリコン層の上部に形成される第１のｎ＋拡散層と
前記島状シリコン層の下部に形成される第２のｎ＋拡散層と、
前記筒状シリコン層の上部に形成される第１のｐ＋拡散層と、
前記筒状シリコン層の下部に形成され、前記第２のｎ＋拡散層と直接接触するよう形成された第２のｐ＋拡散層と、
前記第２のｎ＋拡散層の下部と前記第２のｐ＋拡散層の下部に直接接触するよう形成された第３のｎ＋拡散層と、
前記第２のｐ＋拡散層と前記第３のｎ＋拡散層が接触する部分に直接接触するよう形成されたシリコンと金属の化合物とを有することを特徴とする半導体装置。
前記島状シリコン層と前記筒状シリコン層は、単結晶シリコンである請求項１に記載の半導体装置。
前記筒状シリコン層の内周長をＷｐとし、前記島状シリコン層の外周長をＷｎとしたとき、Ｗｐ≒２Ｗｎであることを特徴とする請求項１、２のうちいずれか一項に記載の半導体装置。
前記筒状シリコン層の内径をＲｐとし、前記島状シリコン層の半径をＲｎとしたとき、Ｒｐ≒２Ｒｎであることを特徴とする請求項１、２のうちいずれか一項に記載の半導体装置。
前記筒状シリコン層のチャネル長をＬｐとし、前記島状シリコン層のチャネル長をＬｎとしたとき、Ｌｐ≒Ｌｎであることを特徴とする請求項１、２のうちいずれか一項に記載の半導体装置。
前記第１のゲート絶縁膜は、
前記島状シリコン層を囲む前記第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を囲む前記ゲート電極と、
前記島状シリコン層の上部に形成される前記第１のｎ＋拡散層と
前記島状シリコン層の下部に形成される前記第２のｎ＋拡散層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
前記第２のゲート絶縁膜は、
前記ゲート電極を囲む前記第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を囲む前記筒状シリコン層と、
前記筒状シリコン層の上部に形成される前記第１のｐ＋拡散層と、
前記筒状シリコン層の下部に形成され、前記第２のｎ＋拡散層と直接接触するよう形成された前記第２のｐ＋拡散層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
前記ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項１、２のうちいずれか一項に記載の半導体装置。
前記島状シリコン層は、ｐ型もしくはノンドープの島状シリコン層であり、
前記筒状シリコン層は、ｎ型もしくはノンドープの筒状シリコン層であることを特徴とする請求項１、２のうちいずれか一項に記載の半導体装置。
請求項１記載の半導体装置を製造する方法であって、
前記島状シリコン層と前記筒状シリコン層を、単結晶シリコンをエッチングすることにより形成する工程を含む半導体装置の製造方法。
請求項１記載の半導体装置を製造する方法であって、
シリコン層に、酸化膜を堆積し、窒化膜を堆積し、島状シリコン層形成のためのレジストを形成し、
窒化膜、酸化膜をエッチングし、島状シリコン層形成のための窒化膜ハードマスクを形成し、前記レジストを剥離し、
酸化膜を堆積し、前記酸化膜をエッチングし、後にゲート形成部となる酸化膜サイドウォールを形成し、
窒化膜を堆積し、前記窒化膜をエッチングし、前記筒状シリコン層形成のための窒化膜サイドウォールを形成することを含む半導体装置の製造方法。
出力端子のためのレジストを形成し、
前記シリコン層をエッチングし、出力端子部を形成し、
前記レジストを剥離し、前記酸化膜サイドウォールをエッチングし、
前記シリコン層をエッチングし、前記島状シリコン層、前記筒状シリコン層を形成することを含む請求項９に記載の半導体装置の製造方法。
請求項１記載の半導体装置を製造する方法であって、
前記第２のｎ＋拡散層の下部と前記第２のｐ＋拡散層の下部に直接接触する箇所に不純物を注入し、注入した不純物を活性化し、前記第３のｎ＋拡散層を形成する工程を含む半導体装置の製造方法。
請求項１記載の半導体装置を製造する方法であって、
前記島状シリコン層の下部とかつ前記第３のｎ＋拡散層の上部に直接接する箇所に不純物を注入し、注入した不純物を活性化し、前記第２のｎ＋拡散層を前記島状シリコン層の下部に形成し、かつ前記第３のｎ＋拡散層の上部に直接接触するよう形成する工程を含む半導体装置の製造方法。
請求項１記載の半導体装置を製造する方法であって、
前記第２のｐ＋拡散層を、不純物注入により、前記筒状シリコン層の下部に形成し、
かつ、前記第２のｎ＋拡散層に直接接触し、前記第３のｎ＋拡散層の上部に直接接触するよう形成する工程を含む半導体装置の製造方法。
請求項１記載の半導体装置を製造する方法であって、
酸化膜を堆積し、平坦化し、前記ゲート電極を形成する部分の酸化膜をエッチングするためのレジストを形成し、前記ゲート電極を形成するための部分の酸化膜をエッチングし、レジストを剥離し、
高誘電体膜からなる前記第１のゲート絶縁膜と第２のゲート絶縁膜を堆積し、金属を堆積し、平坦化を行い、窒化膜を堆積し、前記ゲート電極形成のためのレジストを形成し、前記窒化膜をエッチングし、前記レジストを剥離し、前記金属をエッチングし、前記ゲート電極を形成する工程を含む半導体装置の製造方法。
請求項１記載の半導体装置を製造する方法であって、
前記第２のゲート絶縁膜を囲む前記筒状シリコン層の外周に、絶縁膜サイドウォールを形成し、前記第２のｐ＋拡散層と前記第３のｎ＋拡散層とが接触した部分に直接接触するようシリコンと金属の化合物を形成する工程を含む半導体装置の製造方法。