JPH03225873A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体装置に関し、特に、半導体基板の表面
に対して垂直方向にチャンネル領域が形成されるように
筒状のゲート電極を有する半導体装置に関する。
に対して垂直方向にチャンネル領域が形成されるように
筒状のゲート電極を有する半導体装置に関する。
［従来の技術］
第７図は従来のＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ））ランジスタの概略構
造を示す模式図である。第７図において、シリコン基板
１の表面には間隔を隔てて、電気信号の供給源および排
出口となるソース／ドレイン２．３が形成されている。
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ））ランジスタの概略構
造を示す模式図である。第７図において、シリコン基板
１の表面には間隔を隔てて、電気信号の供給源および排
出口となるソース／ドレイン２．３が形成されている。
ソース／ドレイン２゜３間のシリコン基板１の表面は電
気信号が伝搬されるチャンネル領域６を構成する。チャ
ンネル領域となるシリコン基板１表面上には、ゲート酸
化膜４が形成され、ゲート酸化膜４上には、上記チャン
ネル６の電気信号の伝搬を制御するゲート電極５か形成
されている。
気信号が伝搬されるチャンネル領域６を構成する。チャ
ンネル領域となるシリコン基板１表面上には、ゲート酸
化膜４が形成され、ゲート酸化膜４上には、上記チャン
ネル６の電気信号の伝搬を制御するゲート電極５か形成
されている。
次に、第７図に示す従来のＭＯＳ）ランジスタの動作に
ついて説明する。第７図において、シリコン基板１の導
電型はＰ型であり、ソース／ドレイン２，３の導電型は
Ｎ型であるとする。半導体基板１の電位を基準として、
それよりも正の電圧をゲート電極５に印加すると、ソー
ス／ドレイン２３の基板表面に負電荷か誘起され、チャ
ンネル領域６が形成される。この状態でソース／ドレイ
ン２．３間に電位差を与えると、ドレイン電流か流れる
。この電流は、基板表面に平行な領域に限られる。チャ
ンネルの長さをり１幅をＷとすると、電流はほぼＷ／Ｌ
に比例する。したかって、チャンネル幅Ｗを拡げること
によって、大きな電流が得られることになる。
ついて説明する。第７図において、シリコン基板１の導
電型はＰ型であり、ソース／ドレイン２，３の導電型は
Ｎ型であるとする。半導体基板１の電位を基準として、
それよりも正の電圧をゲート電極５に印加すると、ソー
ス／ドレイン２３の基板表面に負電荷か誘起され、チャ
ンネル領域６が形成される。この状態でソース／ドレイ
ン２．３間に電位差を与えると、ドレイン電流か流れる
。この電流は、基板表面に平行な領域に限られる。チャ
ンネルの長さをり１幅をＷとすると、電流はほぼＷ／Ｌ
に比例する。したかって、チャンネル幅Ｗを拡げること
によって、大きな電流が得られることになる。
［発明か解決しようとする課題］
従来のＭＯＳトランジスタは以上のように構成されてい
るので、複数のＭＯＳトランジスタにより構成される回
路のうち、駆動能力を必要とするところでは、大きな電
流を得るためにチャンネル幅を拡げる必要があった。こ
のため、素子の占有面積が大きくなり、チップか大型化
するという問題点かあった。
るので、複数のＭＯＳトランジスタにより構成される回
路のうち、駆動能力を必要とするところでは、大きな電
流を得るためにチャンネル幅を拡げる必要があった。こ
のため、素子の占有面積が大きくなり、チップか大型化
するという問題点かあった。
それゆえに、この発明は上述のような問題点を解消する
ためになされたもので、占有面積の小さい素子を有する
半導体装置を提供することを目的とする。
ためになされたもので、占有面積の小さい素子を有する
半導体装置を提供することを目的とする。
［課題を解決するための手段］
この発明の半導体装置では、主面を有する半導体基板上
に絶縁膜か形成され、該絶縁膜上にはソース／ドレイン
領域としての第１の半導体領域が形成され、第１の半導
体領域上にはチャンネル領域としての第２の半導体領域
が形成され、第２の半導体領域上には第１の半導体領域
と対をなすソース／ドレイン領域としての第３の半導体
領域が形成される。そして、チャンネル領域としての第
２の半導体領域の周囲にはゲート絶縁膜が形成され、ゲ
ート絶縁膜の周囲には半導体基板の主面に対して垂直に
延びる筒状のゲート電極としての導電膜が形成される。
に絶縁膜か形成され、該絶縁膜上にはソース／ドレイン
領域としての第１の半導体領域が形成され、第１の半導
体領域上にはチャンネル領域としての第２の半導体領域
が形成され、第２の半導体領域上には第１の半導体領域
と対をなすソース／ドレイン領域としての第３の半導体
領域が形成される。そして、チャンネル領域としての第
２の半導体領域の周囲にはゲート絶縁膜が形成され、ゲ
ート絶縁膜の周囲には半導体基板の主面に対して垂直に
延びる筒状のゲート電極としての導電膜が形成される。
［作用コ
この発明では、三次元的波がりを有する半導体領域を取
り囲む筒状の領域をチャンネル領域として用いることが
できるので、半導体領域の占有面積がたとえ小さくとも
、長いチャンネル幅を有することかできる。
り囲む筒状の領域をチャンネル領域として用いることが
できるので、半導体領域の占有面積がたとえ小さくとも
、長いチャンネル幅を有することかできる。
［発明の実施例］
第１図はこの発明の一実施例の半導体装置の断面図であ
り、第２図はその平面図である。次に、第１図および第
２図を参照して、この発明の一実施例の半導体装置の構
造について説明する。
り、第２図はその平面図である。次に、第１図および第
２図を参照して、この発明の一実施例の半導体装置の構
造について説明する。
半導体基板１ａ上には、トランジスタの能動領域（チャ
ンネル形成領域）ｌｂが設けられる。能動領域１ｂの上
および下には、能動領域１ｂに接して能動領域１ｂと異
なる導電型の半導体からなるソース／ドレイン領域２．
３が形成される。能動領域１ｂの周囲には５ｉＯ＝等の
絶縁体からなるゲート絶縁膜４が形成され、ゲート絶縁
膜４の周囲には、ポリシリコン等の導電体よりなるゲー
ト？ｌａ極５ａが形成される。ゲート電極５ａはこれと
一体的に形成されたゲート配線５ｂに電気的に接続され
る。ゲート電極５ａは筒状の形をしているが、その開口
部５Ｃの形状は、第３Ａ図に示すように四角形のものに
限らず、第３Ｂ図に示すように円形状のものであっても
よい。ゲート電極５ａに能動領域１ｂの電位よりも正の
電圧か印加されると、ゲート電極５ａに対向する能動領
域１ｂの表面に電荷が誘起され、チャンネル領域が形成
される。すなわち、能動領域１ｂが四角形状であると、
その４つの外面がチャンネル領域となる。
ンネル形成領域）ｌｂが設けられる。能動領域１ｂの上
および下には、能動領域１ｂに接して能動領域１ｂと異
なる導電型の半導体からなるソース／ドレイン領域２．
３が形成される。能動領域１ｂの周囲には５ｉＯ＝等の
絶縁体からなるゲート絶縁膜４が形成され、ゲート絶縁
膜４の周囲には、ポリシリコン等の導電体よりなるゲー
ト？ｌａ極５ａが形成される。ゲート電極５ａはこれと
一体的に形成されたゲート配線５ｂに電気的に接続され
る。ゲート電極５ａは筒状の形をしているが、その開口
部５Ｃの形状は、第３Ａ図に示すように四角形のものに
限らず、第３Ｂ図に示すように円形状のものであっても
よい。ゲート電極５ａに能動領域１ｂの電位よりも正の
電圧か印加されると、ゲート電極５ａに対向する能動領
域１ｂの表面に電荷が誘起され、チャンネル領域が形成
される。すなわち、能動領域１ｂが四角形状であると、
その４つの外面がチャンネル領域となる。
このようなチャンネル領域を有する能動領域１ｂソース
／ドレイン領域２，３．ゲート絶縁膜４およびゲート電
極５ａによりＭＯＳトランジスタが形成される。このＭ
ＯＳ）ランジスタは第７図に示す従来例と異なり、チャ
ンネル領域が縦方向（第１図に示す矢印Ａ方向）に延在
しているので、以下、これを縦型ＭＯＳトランジスタと
称する。
／ドレイン領域２，３．ゲート絶縁膜４およびゲート電
極５ａによりＭＯＳトランジスタが形成される。このＭ
ＯＳ）ランジスタは第７図に示す従来例と異なり、チャ
ンネル領域が縦方向（第１図に示す矢印Ａ方向）に延在
しているので、以下、これを縦型ＭＯＳトランジスタと
称する。
縦型ＭＯＳトランジスタの一方のソース／ドレイン領域
２は、コンタクトホール７ａを介して、Ａｕ等の導電体
からなる電気配線６ａに接続され、他方のソース／ドレ
イン領域３はコンタクトホール７ｂを介して電気配線６
ｂに接続される。電気配線６ａは５ｉ０２等からなる絶
縁膜８上に形成され、半導体基板１ａから電気的に分離
されている。縦型ＭＯ８）ランジスタは５ｉ０２等から
なる絶縁膜９て囲まれていて隣接する素子から電気的に
分離されている。縦型ＭＯＳトランジスタはＰＳＧ （
Ｐｈｏｓｐｈｏ−８ｉ ｌ １ｃａｔｅ Ｇｌａｓｓ
）等からなる保護膜１０で覆われている。
２は、コンタクトホール７ａを介して、Ａｕ等の導電体
からなる電気配線６ａに接続され、他方のソース／ドレ
イン領域３はコンタクトホール７ｂを介して電気配線６
ｂに接続される。電気配線６ａは５ｉ０２等からなる絶
縁膜８上に形成され、半導体基板１ａから電気的に分離
されている。縦型ＭＯ８）ランジスタは５ｉ０２等から
なる絶縁膜９て囲まれていて隣接する素子から電気的に
分離されている。縦型ＭＯＳトランジスタはＰＳＧ （
Ｐｈｏｓｐｈｏ−８ｉ ｌ １ｃａｔｅ Ｇｌａｓｓ
）等からなる保護膜１０で覆われている。
次に、第１図および第２図に示す縦型ＭＯＳトランジス
タの各部分のおおよその寸法について説明する。
タの各部分のおおよその寸法について説明する。
半導体基板１ａの厚さは数１００μｍである。
能動領域１ｂの縦方向の長さしはチャンネル長であり、
０，５μｍ〜１．５μｍである。また、能動領域１ｂの
周囲の長さＷは下記式で与えられる。
０，５μｍ〜１．５μｍである。また、能動領域１ｂの
周囲の長さＷは下記式で与えられる。
Ｗ−２ｘ （Ｗａ＋Ｗｂ）
ここで、Ｗａ、Ｗｂはそれぞれ基板の主面に平行な面上
にある能動領域１ｂの直交する２辺の長さである。
にある能動領域１ｂの直交する２辺の長さである。
Ｗはチャンネル幅に相当し、ソース／ドレイン領域２，
３の周囲の長さにほぼ等しく、１μｍ〜数１０Ｃ１μｍ
である。ソース／ドレイン領域２゜３の縦方向の長さは
０．５〜１μｍである。ゲート絶縁膜４の厚さは１００
〜２０ＯＡであり、ゲ）１１極５ａの厚さは４０００〜
５ｏｏｏ人である。
３の周囲の長さにほぼ等しく、１μｍ〜数１０Ｃ１μｍ
である。ソース／ドレイン領域２゜３の縦方向の長さは
０．５〜１μｍである。ゲート絶縁膜４の厚さは１００
〜２０ＯＡであり、ゲ）１１極５ａの厚さは４０００〜
５ｏｏｏ人である。
また、ゲート配線５ｂの幅は０．５〜１μｍである。電
気配線６ａ、６ｂの厚さおよび幅はともに０． ５〜１
μｍである。コンタクトホール７ａ。
気配線６ａ、６ｂの厚さおよび幅はともに０． ５〜１
μｍである。コンタクトホール７ａ。
７ｂの大きさは、０６５〜１μｍ四方である。絶縁膜８
の厚さは０．５〜１μｍである。絶縁膜９および保護膜
１０の厚さは２μｍ〜数μｍである。
の厚さは０．５〜１μｍである。絶縁膜９および保護膜
１０の厚さは２μｍ〜数μｍである。
第４Ａ図ないし第４Ｈ図は第１図および第２図に示す縦
型ＭＯＳ）−ランジスタの製造方法を工程順に説明する
ための断面図である。次に、第４Ａ図ないし第４Ｈ図を
参照して、縦型ＭＯ８）ランジスタの製造方法について
説明する。
型ＭＯＳ）−ランジスタの製造方法を工程順に説明する
ための断面図である。次に、第４Ａ図ないし第４Ｈ図を
参照して、縦型ＭＯ８）ランジスタの製造方法について
説明する。
第４Ａ図を参照して、シリコン等の半導体基板１ａの主
面か熱酸化される。これにより、半導体基板１ａ上に絶
縁膜８が形成される。次に、スパッタリング法により、
Ａｕが絶縁膜８上に付着されて、電気配線層６ａが形成
される。
面か熱酸化される。これにより、半導体基板１ａ上に絶
縁膜８が形成される。次に、スパッタリング法により、
Ａｕが絶縁膜８上に付着されて、電気配線層６ａが形成
される。
なお、半導体基板１ａをＲＩＥ （Ｒｅａｃｔ ｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）などのエツチング法に
より、選択的にエツチングして凹部を形成し、該凹部に
縦型ＭＯ５）ランジスタを形成してもよい。この場合に
は、上述の絶縁膜８および電気配線層６ａは該凹部内に
形成される。
Ｉｏｎ Ｅｔｃｈｉｎｇ）などのエツチング法に
より、選択的にエツチングして凹部を形成し、該凹部に
縦型ＭＯ５）ランジスタを形成してもよい。この場合に
は、上述の絶縁膜８および電気配線層６ａは該凹部内に
形成される。
次に、第４Ｂ図を？照して、電気配線層６ａ上にＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉ ｔ １ｏｎ）法を用いて、５ｉ０２からなる絶縁膜
９１が形成される。次に、絶縁膜９１の所定の領域はエ
ツチングされ、コンタクトホール７ａか形成される。次
に、絶縁膜９１の全面上にＣＶ Ｄ ｉｔを用いて、ソ
ース／ドレインとなる半導体薄膜２１が形成される。半
導体薄膜２１は、たとえば多結晶シリコン膜である。こ
れに代えて、単結晶シリコンをエピタキシャル成長させ
て、単結晶シリコンからなる半導体薄膜２１を得てもよ
い。次に、そのうちの不要部分かエツチングにより除去
され、次に残余の半導体薄膜２２にはイオー注入法を用
いて、不純物イオンが注入される。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉ ｔ １ｏｎ）法を用いて、５ｉ０２からなる絶縁膜
９１が形成される。次に、絶縁膜９１の所定の領域はエ
ツチングされ、コンタクトホール７ａか形成される。次
に、絶縁膜９１の全面上にＣＶ Ｄ ｉｔを用いて、ソ
ース／ドレインとなる半導体薄膜２１が形成される。半
導体薄膜２１は、たとえば多結晶シリコン膜である。こ
れに代えて、単結晶シリコンをエピタキシャル成長させ
て、単結晶シリコンからなる半導体薄膜２１を得てもよ
い。次に、そのうちの不要部分かエツチングにより除去
され、次に残余の半導体薄膜２２にはイオー注入法を用
いて、不純物イオンが注入される。
これにより、たとえばＮ型のソース／ドレイン領域２が
得られる。
得られる。
次に、第４Ｃ図を参照して、ＣＶＤ法を用いて、試料の
全面に５ｉ０２からなる厚膜の絶縁膜９が形成される。
全面に５ｉ０２からなる厚膜の絶縁膜９が形成される。
次に、絶縁膜９の所定領域がトレンチ状にエツチングさ
れ、凹部９２が形成される。
れ、凹部９２が形成される。
これ以降の工程を示す第４Ｄ図ないし第４Ｈ図には、説
明を簡単にするために凹部９２内の状態のみが示されて
いる。
明を簡単にするために凹部９２内の状態のみが示されて
いる。
次に、第４Ｄ図を参照して、試料の全面にＣＶＤ法を用
いて、多結晶シリコン膜が形成される。
いて、多結晶シリコン膜が形成される。
これにより、四部９２の内部および絶縁膜９上に多結晶
シリコン膜５１が形成される。
シリコン膜５１が形成される。
次に、第４Ｅ図を参照して、凹部９２の側壁部以外の多
結晶シリコン膜５１か除去され、ゲート電Ｉ！に５ａお
よび第２図に示すゲート配置１１５ｂが形成される。次
に、試料の全面にＣＶＤ法を用いて、５ｉ０２からなる
膜厚の薄い絶縁膜４１が形成される。
結晶シリコン膜５１か除去され、ゲート電Ｉ！に５ａお
よび第２図に示すゲート配置１１５ｂが形成される。次
に、試料の全面にＣＶＤ法を用いて、５ｉ０２からなる
膜厚の薄い絶縁膜４１が形成される。
次に、第４Ｆ図を参照して、絶縁膜４１はバタニングさ
れて、ゲート絶縁膜４が得られる。次に、ＣＶＤ法を用
いて、凹部９２内に半導体膜１１が形成される。半導体
膜１１は多結晶シリコン膜あるいは単結晶シリコン膜か
らなる。次に、半導体膜１１にイオン注入法により不純
物イオンが注入される。これにより、たとえばＰ型の能
動領域１ｂが得られる。
れて、ゲート絶縁膜４が得られる。次に、ＣＶＤ法を用
いて、凹部９２内に半導体膜１１が形成される。半導体
膜１１は多結晶シリコン膜あるいは単結晶シリコン膜か
らなる。次に、半導体膜１１にイオン注入法により不純
物イオンが注入される。これにより、たとえばＰ型の能
動領域１ｂが得られる。
次に、第４Ｇ図を参照して、試料の全面にＣＶＤ法を用
いて、ドイレン／ソースとなる半導体薄膜３１が形成さ
れる。第４Ｂ図において説明したのと同様に、半導体薄
膜３１の不要部分がエツチング除去され、次に、残余の
半導体薄膜にはイオン注入が行なわれる。これにより、
たとえばＮ型のソース／ドレイン領域３が得られる。
いて、ドイレン／ソースとなる半導体薄膜３１が形成さ
れる。第４Ｂ図において説明したのと同様に、半導体薄
膜３１の不要部分がエツチング除去され、次に、残余の
半導体薄膜にはイオン注入が行なわれる。これにより、
たとえばＮ型のソース／ドレイン領域３が得られる。
次に、第４Ｈ図を参照して、試料の全面にＣＶＤ法を用
いて、５ｉ０２からなる絶縁膜９３が形成され、続いて
、エツチングにより絶縁膜９３にコンタクトホール７ｂ
が形成される。次に、スパッタリング法を用いて、ＡＱ
か試料の全面に付着され、これにより、電気配線６ｂが
形成される。
いて、５ｉ０２からなる絶縁膜９３が形成され、続いて
、エツチングにより絶縁膜９３にコンタクトホール７ｂ
が形成される。次に、スパッタリング法を用いて、ＡＱ
か試料の全面に付着され、これにより、電気配線６ｂが
形成される。
電気配線６ｂ上にはＣＶＤ法を用いて、ＰＳＧからなる
保護膜１０が形成される。このようにして、縦型ＭＯＳ
トランジスタが得られる。
保護膜１０が形成される。このようにして、縦型ＭＯＳ
トランジスタが得られる。
次に、第１図および第２図に示す縦型ＭＯＳトランジス
タの占有面積を従来例と比較して説明する。
タの占有面積を従来例と比較して説明する。
一例として、チャンネル長が１μｍ、チャンネル幅が１
００μｍの素子の場合について考える。
００μｍの素子の場合について考える。
従来構造のＭＯＳトランジスタでは、能動領域の面積は
素子１個につき、 １μｍ×１００μｍ−１００μｍ２ となる。
素子１個につき、 １μｍ×１００μｍ−１００μｍ２ となる。
一方、縦型ＭＯ５）ランジスタでは、能動領域の形状を
１μｍ×４９μｍの長方形とすると、能動領域の面積は
、 １μｍＸ４９μｍ−４９μｍ２ となる。このとき、能動領域の周囲長は１００μｍであ
り、チャンネル幅は従来構造の場合と同じ長さである。
１μｍ×４９μｍの長方形とすると、能動領域の面積は
、 １μｍＸ４９μｍ−４９μｍ２ となる。このとき、能動領域の周囲長は１００μｍであ
り、チャンネル幅は従来構造の場合と同じ長さである。
このように、チャンネル幅は従来例と同じであるが、能
動領域の面積は従来構造の場合に比べて約１／２となる
。
動領域の面積は従来構造の場合に比べて約１／２となる
。
第５図は縦型ＭＯ３）ランジスタからなるＣＭＯ８（Ｃ
ｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造の断面図であ
り、第６図はその平面図である。
ｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造の断面図であ
り、第６図はその平面図である。
第５図および第６図を参照して、能動領域１ｂかたとえ
ばＮチャンネルＭＯＳトランジスタを構成するチャンネ
ル領域であり、それを取り囲む能動領域１ｃは能動領域
１ｂとは異なる導電型であるたとえばＰチャネルＭＯＳ
トランジスタを構成するチャンネル領域である。能動領
域ＩＣの上部および下部には、ソース／ドレイン領域２
ｂおよび３ｂがそれぞれ接続される。ソース／ドレイン
領域３ｂはコンタクトホール７Ｃを介して電気配線層６
ｃに接続され、ソース／ドレイン領域２ｂはコンタクト
ホール７ｄ、７ｅを介して電気配線層６ａに接続される
。能動領域１ｂと能動領域ＩＣとの間には、ゲート絶縁
膜４ａ、４ｂを介してゲート電極５ａが設けられる。こ
のゲート電極５ａはＮチャネルＭＯ３）ランジスタ Ｐ
チャンネルＭＯＳトランジスタで共通のゲルト電極であ
る。
ばＮチャンネルＭＯＳトランジスタを構成するチャンネ
ル領域であり、それを取り囲む能動領域１ｃは能動領域
１ｂとは異なる導電型であるたとえばＰチャネルＭＯＳ
トランジスタを構成するチャンネル領域である。能動領
域ＩＣの上部および下部には、ソース／ドレイン領域２
ｂおよび３ｂがそれぞれ接続される。ソース／ドレイン
領域３ｂはコンタクトホール７Ｃを介して電気配線層６
ｃに接続され、ソース／ドレイン領域２ｂはコンタクト
ホール７ｄ、７ｅを介して電気配線層６ａに接続される
。能動領域１ｂと能動領域ＩＣとの間には、ゲート絶縁
膜４ａ、４ｂを介してゲート電極５ａが設けられる。こ
のゲート電極５ａはＮチャネルＭＯ３）ランジスタ Ｐ
チャンネルＭＯＳトランジスタで共通のゲルト電極であ
る。
第６図において、ゲート電極５ａて規定されるＮチャン
ネルＭＯＳトランジスタの幅Ｓａは数μｍ〜数１０μｍ
である。ゲート絶縁膜４ｂの幅Ｌａは１００〜２００Ａ
であり、ソース／ドレイン頭載３ｂの幅Ｌｂは０． １
μｍであるので、ソース／ドレイン領域３ｂで規定され
るＰチャンネルＭＯ５）ランジスタの幅ｓｂはＳａに比
べて０゜１μｍ程度しか差がない。したがって、第５図
および第６図に示すような共通ゲート構造とすることに
よって、縦型ＭＯＳトランジスタは素子が１つのときと
ほぼ同じ面積で複数の素子を形成することが可能となる
。
ネルＭＯＳトランジスタの幅Ｓａは数μｍ〜数１０μｍ
である。ゲート絶縁膜４ｂの幅Ｌａは１００〜２００Ａ
であり、ソース／ドレイン頭載３ｂの幅Ｌｂは０． １
μｍであるので、ソース／ドレイン領域３ｂで規定され
るＰチャンネルＭＯ５）ランジスタの幅ｓｂはＳａに比
べて０゜１μｍ程度しか差がない。したがって、第５図
および第６図に示すような共通ゲート構造とすることに
よって、縦型ＭＯＳトランジスタは素子が１つのときと
ほぼ同じ面積で複数の素子を形成することが可能となる
。
一方、従来例の場合では、素子が複数個になると、占有
面積はその個数分だけ増えることは明らかである。この
ように、縦型ＭＯ５構造を適用すれば、素子の占有面積
を小さくすることができ、集積度の高い半導体装置を得
ることができる。
面積はその個数分だけ増えることは明らかである。この
ように、縦型ＭＯ５構造を適用すれば、素子の占有面積
を小さくすることができ、集積度の高い半導体装置を得
ることができる。
なお、上述の実施例では、ソースおよびドレインの構造
が、いわゆるシングルドレイン構造の場合について示し
たが、ソース／ドレインとチャンネルとの間に、ソース
／ドレインと同じ導電型でそれよりも不純物濃度の低い
半導体領域を挾み込んだ、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｐｅｄ Ｄｒａｉｎ）構造の場合でも
よい。
が、いわゆるシングルドレイン構造の場合について示し
たが、ソース／ドレインとチャンネルとの間に、ソース
／ドレインと同じ導電型でそれよりも不純物濃度の低い
半導体領域を挾み込んだ、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｐｅｄ Ｄｒａｉｎ）構造の場合でも
よい。
［発明の効果］
以上のように、この発明によれば、三次元的波がりを有
する半導体領域を取り囲む筒状の領域をチャンネル領域
として用いるようにしたので、半導体領域の占有面積か
たとえ小さくても、実効的なチャンネル幅を十分に確保
することができ、素子形成領域の縮小化を図ることがで
きる。したがって、高い集積度の半導体装置を提供する
ことができようになる。
する半導体領域を取り囲む筒状の領域をチャンネル領域
として用いるようにしたので、半導体領域の占有面積か
たとえ小さくても、実効的なチャンネル幅を十分に確保
することができ、素子形成領域の縮小化を図ることがで
きる。したがって、高い集積度の半導体装置を提供する
ことができようになる。
第１図はこの発明の一実施例の半導体装置の断面図であ
る。第２図はその平面図である。第３Ａ図は第１図に示
すゲート電極の斜視図であり、第３Ｂ図はその変形例を
示す斜視図である。第４Ａ図ないし第４Ｈ図は第１図お
よび第２図に示す縦型ＭＯＳトランジスタの製造方法を
工程順に説明するための断面図である。第５図はこの発
明の一実施例が適用された縦型ＭＯＳトランジスタから
なるＣＭＯ５構造の断面図である。第６図はその平面図
である。第７図は従来のＭＯＳトランジスタの概略構造
を示す模式図である。 図において、１ａは半導体基板、１ｂは能動領域、２お
よび３はソース／ドレイン領域、４はゲート絶縁膜、５
ａはゲート電極、６ａ、６ｂは電気配線、７ａ、７ｂは
コンタクトホール、８および９は絶縁膜、１０は保護膜
を示す。 島 固 − Ｏ−一 も３八目 ち３Ｂ図 菓４へ図 秦４Ｄ図 見４Ｅ口 見４′図７・・ あ ４Ｇ起 ち４Ｈ記 見５国 夷６０ 果 ２．３ シ１コン苓伎 ゛ノー人／ トルイこ・ 本し１ル傾を八′ 手 続 補 正 書（自発）
る。第２図はその平面図である。第３Ａ図は第１図に示
すゲート電極の斜視図であり、第３Ｂ図はその変形例を
示す斜視図である。第４Ａ図ないし第４Ｈ図は第１図お
よび第２図に示す縦型ＭＯＳトランジスタの製造方法を
工程順に説明するための断面図である。第５図はこの発
明の一実施例が適用された縦型ＭＯＳトランジスタから
なるＣＭＯ５構造の断面図である。第６図はその平面図
である。第７図は従来のＭＯＳトランジスタの概略構造
を示す模式図である。 図において、１ａは半導体基板、１ｂは能動領域、２お
よび３はソース／ドレイン領域、４はゲート絶縁膜、５
ａはゲート電極、６ａ、６ｂは電気配線、７ａ、７ｂは
コンタクトホール、８および９は絶縁膜、１０は保護膜
を示す。 島 固 − Ｏ−一 も３八目 ち３Ｂ図 菓４へ図 秦４Ｄ図 見４Ｅ口 見４′図７・・ あ ４Ｇ起 ち４Ｈ記 見５国 夷６０ 果 ２．３ シ１コン苓伎 ゛ノー人／ トルイこ・ 本し１ル傾を八′ 手 続 補 正 書（自発）
Claims (1)
- 【特許請求の範囲】 主面を有する半導体基板と、 前記半導体基板の前記主面上に形成された絶縁膜と、 前記絶縁膜上に形成され、ソース／ドレイン領域として
の第１の半導体領域と、 前記第１の半導体領域上に形成され、チャンネル領域と
しての第２の半導体領域と、 前記第２の半導体領域上に形成され、前記第１の半導体
領域と対をなすソース／ドレイン領域としての第３の半
導体領域と、 前記第２の半導体領域の周囲に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の周囲に形成され、前記半導体基板の
前記主面に対して垂直に延びるゲート電極としての導電
膜とを備えた、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020850A JPH03225873A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020850A JPH03225873A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225873A true JPH03225873A (ja) | 1991-10-04 |
Family
ID=12038570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020850A Pending JPH03225873A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225873A (ja) |
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-
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- 1990-01-30 JP JP2020850A patent/JPH03225873A/ja active Pending
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