KR100612943B1 - 콘택 트랜지스터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 콘택 트랜지스터에 관한 것으로, 선택적 에피택셜 성장공정을 통해 실리콘 기판 상에 형성되되, 상기 선택적 에피택셜 성장공정시 불순물 주입량의 조절을 통해 형성된 드레인/채널/소오스의 적층구조와, 상기 적층구조를 둘러싸도록 형성된 게이트 절연막과, 상기 드레인과 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 형성된 제1 산화막과, 상기 채널과 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 상기 제1 산화막 상에 형성된 게이트와, 상기 소오스와 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 상기 게이트 상에 형성된 제2 산화막과, 상기 소오스와 연결되도록 상기 제2 산화막 상에 형성된 금속배선을 포함한 콘택 트랜지스터를 제공한다.
콘택 트랜지스터,선택성장,고립된 모스 구조

Description

콘택 트랜지스터 및 그 형성방법{A contact transistor and a method for forming the same}
도 1a 내지 도 1e 는 본 발명에 따른 콘택 트랜지스터 형성방법을 도시한 단면도.
도 2 및 도 3 은 본 발명의 콘택 트랜지스터 구성을 나타내는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘기판 13 : 제1산화막
15 : 게이트 폴리 17 : 제2산화막
19 : 콘택홀 21 : 절연막 스페이서
23 : P+드레인 25,29 : P-
27 : 채널 31 : P+소오스
33 : 금속배선
본 발명은 콘택 트랜지스터 및 그 형성방법에 관한 것으로, 특히 대부부분의 반도체 소자에 사용되는 엔모스 및 피모스의 조합시 선택적으로 둘 중 한 종류의 트랜지스터를 완전 고립시켜 사용할 수 있도록 하는 것이다.
기존의 박막트랜지스터 ( TFT ) 는 실리콘 기판의 사용면적을 줄이기 위하여 기판에 한 종류의 웰 만을 사용하고 다른 종류의 트랜지스터는 저연막 상부의 박막을 사용하는 트랜지스터를 사용하고 있다.
피모스를 박막 트랜지스터로 사용하는 일반적인 경우 박막 그레인 상의 문제로 인해 트랜지스터 특성의 문제를 야기시킨다.
실리콘 기판만을 사용하는 FCMOS 의 경우 소자분리를 위해 서로 다른 종류의 웰을 사용하게 되는데, 이때 펀치쓰루우(punch through) 및 래치업(latch up)의 문제로 사용면적을 크게 가져 갈 수 밖에 없는 문제점이 있다.
본 발명은 상기 종래의 문제점을 해소하기 위하여 안출한 것으로서,
콘택 내벽에 게이트 산화막을 형성하고 그 내부에 드레인, 채널, 소오스를 선택적 성장 방법으로 적층하여 형성함으로써 별도의 소자분리없이 벌크 트랜지스터와 유사한 채널 구조를 갖게 되므로 박막트랜지스터에 비하여 안정적인 특성을 갖는 콘택 트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 선택적 에피택셜 성장공정을 통해 실리콘 기판 상에 형성되되, 상기 선택적 에피택셜 성장공정시 불순물 주입량의 조절을 통해 형성된 드레인/채널/소오스의 적층구조와, 상기 적층구조를 둘러싸도록 형성된 게이트 절연막과, 상기 드레인과 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 형성된 제1 산화막과, 상기 채널과 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 상기 제1 산화막 상에 형성된 게이트와, 상기 소오스와 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 상기 게이트 상에 형성된 제2 산화막과, 상기 소오스와 연결되도록 상기 제2 산화막 상에 형성된 금속배선을 포함한 콘택 트랜지스터를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 실리콘 기판 상부에 제1산화막, 게이트 및 제2산화막이 순차적으로 적층된 적층구조를 형성하는 단계와, 채널 및 소오스/드레인으로 사용될 부분의 상기 적층구조를 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내벽에 게이트 절연막을 형성하는 단계와, 상기 콘택홀을 매립하는 드레인/채널/소오스의 적층구조를 선택적 에피택셜 성장공정을 통해 형성하는 단계와, 상기 소오스에 접속되도록 상기 제2 산화막 상에 금속배선을 형성하는 단계를 포함하는 콘택 트랜지스터 형성방법을 제공한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 콘택 트랜지스터 및 그 형성방법을 도시한 단면도이다.
도 2 는 콘택 트랜지스터의 단면 사시도이고, 도 3 은 트랜지스터를 형성하는 구성요소인 게이트 폴리, 소오스, 드레인만을 도시한 사시도이다.
도 1a 에 도시된 바와같이, 실리콘 기판(11) 상부에 제1산화막(13), 폴리실 리콘막(15) 및 제2산화막(17)을 순차적으로 적층한다.
도 1b 에 도시된 바와같이, 채널, 소오스/드레인 영역으로 사용될 부분의 상기 적층구조를 식각하여 콘택홀(19)을 형성한다.
도 1c 에 도시된 바와같이, 상기 콘택홀(19)의 측벽에 절연막 스페이서(21)를 형성한다. 이때, 상기 절연막 스페이서(21)는 산화막으로 형성하며, 후속공정으로 상기 콘택홀(19)을 매립하며 형성될 소오스/드레인 전극 및 채널과 게이트 폴리 사이에 구비되어 게이트절연막으로 사용된다.
이때, 상기 절연막 스페이서(21)는 상기 콘택홀(19) 표면을 포함한 전체표면상부에 절연막을 일정두께 증착하고 이방성식각하여 형성하거나, 상기 콘택홀(19) 형성공정시 노출되는 실리콘 표면을 산화시키고 이를 전면식각하여 형성할 수도 있다.
도 1d 에 도시된 바와같이, 상기 콘택홀(19)을 매립하는 P+드레인/P-/채널/P-/P+소오스(23,25,27,29,31)를 순차적으로 선택적 성장시켜 형성한다. 이때, 각각의 층들은 각각의 단계에서 불순물, 즉 도펀트(dopant)의 주입량(dose)을 조절해 가며 에피택셜 방법으로 성장시켜 형성한 것이다.
도 1e 에 도시된 바와같이, 상기 P+소오스(31)에 접속되는 금속배선(33)을 형성하여 전력 공급배선으로 사용한다.
도 2 에 도시된 바와같이, 실리콘 기판(11) 상부에 제1산화막(13), 게이트 폴리(15), 제2산화막(17) 및 금속배선(33)의 적층구조가 구비되고, 상기 실리콘기판(11)과 금속배선(33)은 상기 실리콘기판(11)으로부터 P+드레인/P-/채널/P-/P+소 오스(23,25,27,29,31)의 적층구조로 상기 제1산화막(13), 게이트 폴리(15), 제2산화막(17) 및 금속배선(33)의 적층구조를 뚫고 콘택되되, 상기 P+드레인/P-/채널/P-/P+소오스(23,25,27,29,31)의 적층구조 측벽에 게이트절연막이 구비되어 콘택 트랜지스터가 구비된다.
도 3 은 상기 도 2 에 도시된 부분중 게이트폴리(15), P+드레인/P-/채널/P-/P+소오스(23,25,27,29,31)의 적층구조 및 게이트절연막(21)만을 도시한 사시도이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 여러가지 효과를 얻을 수 있다.
첫째, 본 발명에 의하면 엔모스와 피모스를 동시에 구현하는 제조공정에 있어서 각 트랜지스터의 동작 특성에 맞게 각각 주입되는 불순물을 달리하여 실리콘 기판 상부에 원기둥 형태의 드레인/채널/소오스 적층구조를 에피택셜 성장방법으로 형성하고, 이웃하는 원기둥 형태의 적층구조 간을 절연막을 통해 서로 분리시킴으로써 엔모스와 피모스 트랜지스터를 상호 분리시킬 수 있으며, 이를 통해 기존과 같이 동일 기판 내에 형성된 웰에 의해 야기되는 펀치 쓰루우나 래치업으로부터 자유로워질 수 있어 소자 특성 및 신뢰성을 향상시킬 수 있다.
둘째, 본 발명에 의하면 실리콘 기판 상부에 원기둥 형태의 드레인/채널/소오스 적층구조를 형성하여 원기둥 표면을 채널로 사용함으로써, 채널폭(channel width) 확보가 용이해지고 이로 인해 보다 안정적인 전원 공급이 이루어질 수 있다.
셋째, 본 발명에 의하면 기판과 수직 방향으로 돌출된 형태의 드레인/채널/소오스 적층구조를 에피택셜 성장 방법으로 형성하고 이웃하는 트랜지스터 간을 절연막을 통해 분리시킴으로써, 기존과 같이 동일 기판 내에 수평 방향으로 웰을 형성하는 경우 발생되는 펀치 쓰루우나 래치업을 방지하기 위해 이웃하는 웰 간 간격을 어느 정도 유지할 필요가 없게 되므로 이웃하는 두 트랜지스터 간의 간격을 최소화할 수 있어 기존보다 트랜지스터 형성 면적을 최소화할 수 있다.

Claims (4)

  1. 삭제
  2. 선택적 에피택셜 성장공정을 통해 실리콘 기판 상에 형성되되, 상기 선택적 에피택셜 성장공정시 불순물 주입량의 조절을 통해 형성된 드레인/채널/소오스의 적층구조;
    상기 적층구조를 둘러싸도록 형성된 게이트 절연막;
    상기 드레인과 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 형성된 제1 산화막;
    상기 채널과 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 상기 제1 산화막 상에 형성된 게이트;
    상기 소오스와 대응되는 영역에서 상기 게이트 절연막을 둘러싸도록 상기 게이트 상에 형성된 제2 산화막; 및
    상기 소오스와 연결되도록 상기 제2 산화막 상에 형성된 금속배선
    을 포함한 콘택 트랜지스터.
  3. 실리콘 기판 상부에 제1산화막, 게이트 및 제2산화막이 순차적으로 적층된 적층구조를 형성하는 단계;
    채널 및 소오스/드레인으로 사용될 부분의 상기 적층구조를 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 내벽에 게이트 절연막을 형성하는 단계;
    상기 콘택홀을 매립하는 드레인/채널/소오스의 적층구조를 선택적 에피택셜 성장공정을 통해 형성하는 단계; 및
    상기 소오스에 접속되도록 상기 제2 산화막 상에 금속배선을 형성하는 단계
    를 포함하는 콘택 트랜지스터 형성방법.
  4. 제 3 항에 있어서,
    상기 게이트 절연막은 상기 콘택홀 표면을 포함한 전체표면 상부에 절연막을 증착하고 상기 절연막을 이방성식각하여 형성하거나, 상기 콘택홀 형성공정시 노출되는 상기 실리콘 기판 표면을 산화시키고 이를 전면식각하여 형성하는 것을 특징으로하는 콘택 트랜지스터 형성방법.
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