KR19990029610A - Ｄｒａｍ용 메모리 셀 - Google Patents

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KR19990029610A
KR19990029610A KR1019980036882A KR19980036882A KR19990029610A KR 19990029610 A KR19990029610 A KR 19990029610A KR 1019980036882 A KR1019980036882 A KR 1019980036882A KR 19980036882 A KR19980036882 A KR 19980036882A KR 19990029610 A KR19990029610 A KR 19990029610A
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silicon
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chip
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KR1019980036882A
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Inventor
게르트 쉘러
마르틴 갈
Original Assignee
디어터 크리스트, 베르너 뵈켈
지멘스 악티엔게젤샤프트
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Abstract

트랜지스터 및 커패시터를 포함하는 DRAM용 메모리 셀은 커패시터로써 실리콘 충전 수직 트렌치를 사용하며 실리콘칩의 수직 트렌치상에 중첩된 수직 트랜지스터를 사용한다. 에피택셜층은 트렌치내에 있는 폴리실리콘 실리콘 충전부에 시드 정보를 첨가하기 위하여 트렌치내의 충전부 상부에 형성된다. 폴리실리콘층은 칩의 상부표면상에 증착되고, 트렌치의 상부상에서 개구되며 산화된 측벽을 가진다. 개구부는 트랜지스터의 채널로써 사용되는 반전층이 형성되는 에피택셜 실리콘으로 재충전되며, 증착된 폴리실리콘층은 워드라인으로써 사용된다. 다른 실리콘층은 비트라인으로서 사용하기 위하여 에피택셜층상에 증착된다. 트랜지스터의 소오스/드레인영역은 트렌치의 충전부와 증착된 층과의 접촉부에서 형성되며 비트라인으로써 사용되는 폴리실리콘층과의 접촉부에서 형성된다.

Description

ＤＲＡＭ용 메모리 셀
본 발명은 DRAM용 메모리 셀, 특히 저장 노드로써 유전적으로 충전된 수직 트렌치를 사용하고 트렌치상에 위치한 스위치로써 수직 트랜지스터를 사용하는 메모리 셀에 관한 것이다.
DRAM은 집적회로중 가장 중요한 소자로 부상하였으며 저장용량과 판독 및 기록 속도를 증가시키기 위해 계속해서 연구 및 개발되었다. 이것은 메모리 어레이에 사용하기 위하여 메모리 셀이 더 소형화되고 더 조밀해지는 것을 요구했다. 저장노드가 폴리실리콘 충전 트렌치에 의해 실리콘 칩내에 제공되고 스위칭 트랜지스터가 트렌치상의 칩내에 위치한 수직 트랜지스터인 메모리 셀의 중요성이 증대되었다. 스위칭 트랜지스터로서 MOSFET를 사용하는 DRAM은 이미 공지되어 있다. 트랜지스터의 두 개의 출력 전류단자는 저장 노드가 충전 및 방전되기 때문에 소오스 및 드레인 역할을 번갈아 수행한다. 마찬가지로, 각각의 이들 단자는 특정 역할에 적합한 소오스/드레인 및 드레인/소오스로써 기술될 수 있다. 설명을 위해, 이들 단자는 단순히 소오스/드레인으로써 언급된다. 수직 트랜지스터는 셀에 의해 사용되는 칩의 표면영역이 수직 트렌치에 의해 사용되는 것과 본질적으로 동일하도록 저장 노드상에 위치한다. 이상적으로, 수직 트랜지스터를 사용하는 셀은 저장 노드를 제공하는 트렌치에 인접하게 위치하는 수평 스위칭 트랜지스터를 사용하는 셀보다 높은 패킹 밀도를 제공할 수 있다. 수직 트렌치 셀상의 수직 트랜지스터의 한 형태는 Norbert Arnold가 발명자이고, 양수인이 본 출원인과 동일하며 1996년 12월 20일에 출원된 미합중국 출원번호 제 08/770,962호에 개시되어 있다.
본 발명의 목적은 메모리 셀을 소형화하면서 고밀도로 형성하는 것이다.
도 1은 DRAM에 사용되는 종류의 트랜지스터 및 커패시터를 포함하는 표준 메모리 셀의 개략적인 전기회로도.
도 2는 도 1에 도시된 개략적인 전기회로도를 가지고 커패시터용 수직 트렌치 및 중첩된 수직 트랜지스터를 가지는 메모리 셀을 포함하는 실리콘 칩의 일부분을 도시한 단면도.
도 3은 본 발명에 따라 수직 트렌치상에 중첩된 수직 트랜지스터를 사용하는 메모리 어레이의 평면도.
도 4-11은 본 발명에 따른 방법에 의해 도 2에 도시된 종류의 메모리 셀을 형성하기 위한 다양한 단계로 제공되는 실리콘 칩의 일부분을 도시한 도면.
본 발명의 메모리 셀은 신규한 방법에 의해 제조되는 단일 구조를 가진다. 일 실시예에 있어서, 반도체 칩에는 우선 셀의 저장 커패시터를 형성하는데 이용될 수직 트렌치가 형성된다. 트렌치가 형성된후, 유전체 재료로 트렌치의 벽을 코팅함으로써 커패시터의 유전체가 형성된다. 커패시터의 저장 노드는 트렌치의 도핑된 폴리실리콘 충전부에 의해 제공된다. 트렌치의 상부 부분에는 수직 트랜지스터의 하나의 소오스/드레인을 형성하기에 적합한 단결정 실리콘이 제공된다. 두 개의 유전체층사이의 중간에 배치된 추가 실리콘층은 칩상에 증착된다. 3개의 층은 충전부의 상부를 노출시키기 위하여 트렌치상의 영역에서 개구부가 형성된다. 전형적으로, 이 층은 폴리실리콘이다. 개구부 형성단계에서 노출된 추가 폴리실리콘층 벽은 트랜지스터의 게이트 유전체를 형성하기 위하여 산화된다. 이때, 개구부는 트랜지스터의 소오스/드레인 영역사이에 채널을 형성하는 반전층이 공정중에 형성되는 트랜지스터의 중간층을 형성하기에 적합한 실리콘으로 충전된다. 결국, 중간층과 함께 트랜지스터의 제 2 소오스/드레인 영역을 형성하는 추가 실리콘층이 형성된다. 비트라인 접속부는 추가 실리콘층에 형성되며, 워드라인은 개구된 폴리실리콘층에 의해 제공된다. 본 발명의 다른 실시예는 실리콘 칩의 단결정 벌크 부분내의 메모리 셀의 행렬 메모리 어레이에 사용되고 워드라인 및 비트라인에 의해 어드레싱되는 메모리 셀에 관한 것이다. 메모리 셀은 커패시터, 수직 트랜지스터, 워드라인 및 비트라인을 포함한다. 커패시터는 실리콘으로 충전되는 수직 트렌치를 포함하며, 수직 트렌치는 칩의 벌크 부분으로부터 실리콘 충전부를 분리시키는 벽을 따라 유전체층을 가진다. 수직 트랜지스터는 트렌치상에 중첩되며, 트렌치의 상부에서 실리콘과 융합된 제 1 소오스/드레인, 제 1 소오스/드레인을 형성하기 위하여 트렌치의 상부에서 실리콘 충전부와 융합되고 도전채널을 형성하기 위하여 반전층이 형성되는 중간 실리콘층, 중간 실리콘층위에 위치한 제 2 소오스/드레인 영역, 중간 실리콘층을 둘러싸는 게이트 유전체층, 및 게이트 유전체층을 둘러싸고, 칩의 표면을 따라 연장되며, 칩의 표면으로부터 유전적으로 분리되며 워드라인에 접속되는 게이트를 포함한다. 비트라인은 제 2 소오스/드레인과 전기적으로 접촉되고, 트렌치의 표면상에서 연장되며 워드라인 및 상기 칩으로부터 전기적으로 분리된다.
다른 실시예에 있어서, 본 발명은 트렌치에 증착된 폴리실리콘에 시드정보를 첨가하는 단계를 포함하는 셀을 제조하는 신규 방법에 관한 것이다. 이 시드 정보는 트랜지스터의 채널이 형성될 수 있는 반도체 중간층을 제공할 수 있다.
다른 실시예에 있어서, 본 발명은 메모리 셀을 형성하는 방법에 관한 것이다. 이 방법은 제 1 도전형의 반도체 칩에 트랜치를 형성하는 단계와; 상기 트렌치의 벽상에 유전체층을 형성하는 단계와; 상기 칩의 제 1도전형과 반대의 제 2도전형의 폴리실리콘으로 상기 트렌치를 충전시키는 단계와; 상기 칩의 제 1도전형과 반대인 제 2도전형의 단결정 실리콘으로 이루어져 1소오스/드레인으로서 사용되는 층을 상기 트렌치의 상부에 형성하기 위하여 충분한 두께를 가진 칩의 표면상에 에피택셜 실리콘층을 성장시키는 단계와; 상기 칩의 표면상에 제 1 유전체층을 형성하는 단계와; 상기 제 1 유전체층의 표면상에 상기 칩의 제 1도전형과 반대의 제 2도전형으로 이루어진 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층의 표면상에 제 2 유전체층을 형성하는 단계와; 상기 트렌치의 상부상의 단결정 실리콘을 노출시키기 위하여 상기 제 1 및 제 2 유전체층과 상기 폴리실리콘층을 통해 개구부를 에칭하는 단계와; 상기 폴리실리콘층의 개구부 측벽을 따라 실리콘 산화물층을 선택적으로 형성하는 단계와; 상기 개구부의 상기 폴리실리콘층 측벽상의 상기 실리콘 산화물층이 상기 게이트 유전체로서 사용되는 수직 트랜지스터의 채널이 형성되는 중간층을 형성하기 위하여 상기 개구부에 상기 제 1 도전형의 단결정 실리콘을 성장시키는 단계와; 상기 셀의 제 2 소오스/드레인 및 비트라인으로써 사용하기 위하여 상기 중간 실리콘층과 접촉되는 상기 칩의 상부 표면상에 상기 제 2도전형의 도전층을 증착시키는 단계를 포함한다.
본 발명은 첨부된 도면을 참조로 하여 이하에서 더 상세히 설명될 것이다.
도 1은 메모리 셀(10)의 개략적인 전기 회로도를 도시한다. 이러한 셀은 예를들면 DRAM 집적회로(IC) 또는 칩에 사용된다. 이러한 셀은 또한 DRAM, SDRAM 또는 다른 메모리 칩에 사용될 수 있다. 셀은 커패시터(14)와 직렬로 MOS 트랜지스터(12)를 포함한다. 트랜지스터(12)는 제 1 및 제 2 출력 전류전극(12A, 12B)과 게이트 전극(12C)을 가진다. 스위칭 트랜지스터의 게이트 전극(12C)은 DRAM 어레이의 워드 라인에 접속된다. 전극(12A)은 양의 전류가 트랜지스터(12)를 통해 소오스로써 사용되는 전극(12B)으로 흐를 때 트랜지스터의 드레인으로써 사용되다. 이것은 논리정보(데이터, 신호비트, 즉 1 또는 0)가 메모리 셀(10)로부터 판독되거나 메모리 셀(10)로 리프레시될 때 발생한다. 전극(12B)은 정보가 메모리 셀(12)로부터 판독될 때 드레인으로써 사용된다. 이는 전류가 전극(12B)으로부터 트랜지스터(12)를 통해 소오스로써 사용되는 전극(12A)으로 흐르기 때문이다. 그러나, 앞서 언급한 바와같이, 단순화를 위해 각각의 전극은 트랜지스터(12)의 소오스/드레인으로써 기술될 것이다. 커패시터(14)는 제 1 (14A) 및 제 2 (14B) 플레이트를 가진다. 플레이트(14B)는 도면에서 접지(17)로써 도시되는 기준전압에 접속된다. 몇몇의 경우에, 그것은 Vpp/2와 같은 플레이트(14B)상의 다른 전압에 접속될 수 있다. 트랜지스터(12)는 전류가 전극(12A)에 접속된 비트라인(18)으로부터 커패시터(14)로 흐르도록 스위칭 온된다. 트랜지스터(12)는 비트라인(18)으로부터 커패시터(14)를 분리하기 위하여 스위칭 오프된다. 정보의 1비트(논리정보)에 대응하는 신호는 커패시터(14)상에 전하로써 저장된다. 적절한 신호가 워드라인(19) 및 비트라인(18)에 공급될 때, 데이터(1 또는 0)는 커패시터(14)상에 전하로써 저장되며, 커패시터(14)는 데이터를 유효 시간동안 유지한다. 저장 노드(16)로부터의 누설 때문에, 저장된 데이터를 주기적으로 리프레시하는 것이 일반적으로 필요하다.
도 2는 본 발명에 따른 메모리 셀(11)의 구조를 도시한다. 다수의 메모리 셀은 어레이 또는 어레이들을 형성하기 위하여 상호접속된다. 이러한 어레이는 DRAM, SDRAM 또는 다른 메모리 IC와 같은 메모리 집적회로를 형성하기 위하여 사용된다. 메모리 셀(11)은 반도체 웨이퍼와 같은 반도체 칩(20)의 일부분에 형성되는 것으로 도시되어 있다. 웨이퍼는 예를들어 실리콘을 포함한다. 절연체상의 실리콘(SOI) 또는 갈륨 비화물을 포함하는 다른 반도체 웨이퍼 또한 유용하다. 웨이퍼는 도핑되지 않거나 제 1 도전성을 가진 도펀트로 저농도 또는 고농도로 도핑된다. 일 실시예에 있어서, 칩은 p-형 단결정 실리콘인 벌크 부분을 포함한다. 메모리 셀은 도 1에 도시된 것과 같은 개략적인 전기회로도를 가진다. 벌크 단결정 부분(21)을 포함하는 칩(20)은 트렌치(22)를 포함한다. 일 실시예에 있어서, 트렌치는 메모리 셀(11)의 저장 노드(16)(도 1)로써 사용되는 고농도로 도핑된 n+형 다결정 실리콘으로 충전된 거의 정사각형인 단면(충전부(23))을 가진다. 다른 형태의 단면을 가진 트렌치 또한 유용하다. n+ 폴리실리콘 충전은 트랜지스터(12)의 소오스/드레인(12B)과 융합되는 커패시터(14)의 하나의 플레이트(14A)(도 1)에 상응한다.
유전체층(24)은 트렌치(22)의 측벽 및 하부를 둘러싸며 커패시터(14)의 유전체로써 사용된다. 선택적으로, 고농도로 도핑된 n+ 형 층(26)은 유전체층(24)에 의해 충전부(23)로부터 분리되는 트렌치(22)의 외부를 둘러싼다. 층(26)은 커패시터(14)의 다른 플레이트(114b)(도 1)로써 사용된다. 칩(20)의 p-형 벌크(21)는 전술한 것처럼 기준전위, 전형적으로 접지에 접속된다. Vpp/2와 같은 다른 기준전위 또한 유용하다.
트랜지스터(12)에 대응하는 수직 트랜지스터는 트렌치(22)상에 위치한다. 수직 MOSFET 트랜지스터는 원형 단면을 가지는 n+형 층(34, 37)을 포함하며, 상기 각각의 층은 도 1의 소오스/드레인(12B) 및 소오스/드레인(12A)에 대응하며 트랜지스터의 두 개의 출력 전류단자를 형성한다. n+형 층(34, 37)사이의 중간에는 게이트 전압이 트랜지스터를 도통 상태로 만들 때 층(34, 37)사이에서 도전채널로써 사용되기 위하여 n형 반전층(도시안됨)이 제공되는 p형 층(30)이 형성된다. 트랜지스터의 게이트 유전체는 층(30)을 둘러싸는 실리콘 산화물층(32)에 의해 제공된다. 층(34)은 DRAM의 비트라인(52)으로써 사용되고 도면의 평면에 수직한 방향으로 트렌치의 표면상에서 연장되는 도전층(36)과 융합된다. 층(37)은 메모리 셀(10)의 저장 노드(16)(도 1)에 대응한다.
워드라인(50)은 하기의 도 3의 설명으로부터 명백히 알 수 있는 바와같이 비트라인(36)에 직교하는 칩(20)의 상부표면상에서 연장되는 부분(38A, 38B)으로써 도시되는 분할된 n+형 층에 의해 제공된다. 층 부분(38A, 38B)은 트랜지스터(12)의 게이트 전극(12C)으로써 사용된다. p+형 중간영역(30) 및 게이트 유전체층(32)은 본질적으로 워드라인(50)의 두 개의 부분(38A, 38B)사이 및 그들 내부에 부분적으로 위치한다. 산화물층(40)은 실리콘칩(20)의 상부표면으로부터 워드라인(50)의 하부표면을 분리시킨다.
중간영역(30)은 빠른 스위칭속도에 대한 가능성 때문에 NMOS형 트랜지스터에서의 전자와 같은 전하 캐리어에 대해 높은 이동도를 가지는 것이 바람직하다. 이런 까닭에, 중간영역이 본질적으로 단결정재료로 구성되는 것이 바람직하다. 본 발명의 일 실시예에 따르면, 단결정 중간영역(30)은 스위칭 트랜지스터의 소오스/드레인(12A)(도 1)으로써 사용되는 트렌치(22)의 다결정 충전부(23)와 스위칭 트랜지스터의 다른 소오스/드레인영역(12B)(도 1)으로써 사용되는 영역(30)상의 스위칭 트랜지스터 및 실리콘층(34)사이에 제공된다. 도시된 바와같이, 중간영역은 셀의 비트라인(36)과 융합된다.
도 3에는 도 1의 메모리 셀(11)의 2차원 직각 어레이의 평면도가 도시되어 있다. 도 3에 도시된 바와같이, 워드라인(50)의 열은 수직으로 연장되며, 비트라인(52)의 행은 수평으로 연장된다. 두 세트의 라인이 다른 방식으로 교차되는 분리된 크로스오버가 제공된다. 크게 경사진 스퀘어(54)는 수직 트렌치(22)의 윤곽을 나타내며, 크게 경사진 스퀘어(54)에 의해 둘러싸인 작은 스퀘어(66)는 수직 트랜지스터의 윤곽을 나타낸다.
도 4 내지 도 10에는 본 발명에 따라 메모리 셀을 형성하는 다양한 단계가 도시되어 있다.
전형적으로 다수의 메모리 IC는 웨이퍼상에 병렬로 제조된다. 병렬 처리후, 웨이퍼는 다수의 칩으로 순차적으로 다이싱된다. 각각의 칩은 전형적으로 단일 IC를 장착하며, 각각의 단일 IC는 수천개의 셀과 기록, 판독 및 리프레싱하는 관련된 보조 회로를 포함한다. 단순화를 위하여, 공정의 설명은 단일 메모리 셀과 관련된 공정에 제한된다.
전형적으로, 워크피이스(60)로써 사용되는 반도체 기판 또는 웨이퍼의 슬라이스내에 트렌치가 먼저 형성된다. 일 실시예에 있어서, 웨이퍼는 p형 도펀트(p-)로 약하게 도핑된 실리콘을 포함한다. 도 4에 도시된 바와같이, 공정은 실리콘 워크피이스(칩)(60)의 표면상에 일반적으로 PAD 산화물로써 언급되는 실리콘 산화물의 박막층(62)을 형성함으로써 시작된다. 이 층은 주로 공정동안 슬라이스(60)의 표면을 보호하기 위하여 사용되며, 공정의 과정동안 제거된다. PAD 산화물(62)은 다음 공정단계의 일부에서 에칭중지로써 주로 사용되는 PAD 질화물로써 일반적으로 기술되는 실리콘 질화물층(64)으로 덮혀진다.
다음에, 폴리실리콘으로 충전되는 트렌치(66)가 실리콘 워크피이스(60)내에 형성된다. 폴리실리콘은 n형 도펀트(n+)로 높게 도핑되며 셀의 저장노드로써 사용된다. 이것은 슬라이스의 표면상에 적절하게 패터닝된 마스크를 제공하는 단계와 일직선 측벽을 가지는 실리콘내에 트렌치를 형성하기 위하여 이방성 반응이온 에칭(RIE)을 사용하는 단계를 필요로하는 일반적인 방식으로 수행된다. 다음에, 만일 도 2의 n+형 층(26)으로 표시되는 고농도로 도핑된 플레이트 영역이 포함되어야 한다면, 고농도로 도핑된 플레이트 영역은 트렌치내에 적절한 도펀트를 주입하고 기판내에 도펀트를 확산시킴으로써 형성된다. 이 때문에, 비소로 트랜치의 내부를 코팅하고 트렌치가 n+형으로 도핑되도록 트렌치의 실리콘 벽내로 비소를 확산시키기 위하여 가열하는 다양한 방식이 존재한다. 도면을 단순화하기 위하여, 이 층은 이 도면 및 다음 도면에서 생략된다.
n+형 플레이트가 형성된후에, 트렌치(66)의 벽은 커패시터의 유전체로써 사용되는 유전체층(70)을 형성하기 위하여 처리된다. 이것은 실리콘 산화물, 실리콘 질화물 또는 실리콘 수산기질화물(oxynitride)중 하나 일 수 있다.
다음에, 트렌치는 n+형으로 도핑된 다결정 실리콘(72)(폴리실리콘)으로 충전된다. 양호하게 충전하기 위하여, 폴리실리콘은 도 4에 도시된 바와같이 트렌치(22)가 충전될때까지 워크피이스(60)의 상부표면상에 형성된다. 이 다음에, 상부표면은 워크피이스(60)의 표면을 평탄화하기 위하여 화학 기계적 폴리싱(CMP)에 의해 처리된다. 이 동작중에, 실리콘 질화물층(64)은 평탄화를 달성하기 위하여 에칭중지로써 사용될 수 있다.
이때, 반응성 이온에칭(RIE)은 트렌치(66)의 폴리실리콘 충전부(72)내에 리세스(74)를 에칭하기 위하여 사용된다. RIE는 패드 질화물 및 유전체층에 선택적으로 에칭한다. 이 결과는 도 5에 도시된다. 리세스(74)는 그 위에 실리콘을 성장시키기 위하여 시드 정보를 첨가한다.
이 때문에, 우선 워크피이스(60)의 단결정 실리콘표면을 노출시키기 위하여 PAD 실리콘 질화물층(64) 및 PAD 산화물층(62)을 제거한다. 이때, n+형 실리콘층(78)은 워크피이스의 제거된 실리콘표면상에 에피택셜로 성장된다. 에피택셜로 성장된 층은 전형적으로 단결정인 에피택셜 실리콘으로 트렌치내의 트렌치 충전부를 충전시키기에 충분히 두껍다. 더욱이, 실리콘을 적절한 재결정 온도, 전형적으로 1000°로 가열함으로써, 적어도 리세스내에 증착된 실리콘의 상부 부분은 워크피이스의 주변 단결정 표면상에 증착되는 단결정 부분이다. 따라서, 트렌치 부분은 트랜지스터 영역을 형성하는 에피택셜 성장을 위한 시드 정보를 제공한다. 이 결과는 제 6도에 도시된다. 이때, CMP는 에피택셜 성장전에 원래의 레벨로 워크피이스의 표면을 평탄화하기 위하여 사용된다.
다음에, 도 8에 도시된 바와같이, 워크피이스(60)의 표면상에는 제 1실리콘 산화물층(80), n+형으로 도핑된 폴리실리콘층(82) 및 제 2 실리콘 산화물층(84)이 순차적으로 형성된다. 폴리실리콘층(82)은 셀의 워드라인으로써 사용된다.
이제, 폴리실리콘층(82)의 노출된 표면상에 산화물층(86)이 성장되며, 산화물층(86)은 에칭된다. 이 산화물층은 트랜지스터의 게이트 산화물로써 사용되며 적절하게 성장되어야 한다. 일 실시예에 있어서, 이것은 게이트 유전체로서 사용하기에 적합한 고품질의 층이 되도록 고압력 산화로 수행된다. 실리콘 충전부(78)의 상부에 동시에 형성되는 산화물층은 실리콘표면을 노출시키기 위하여 선택적으로 제거된다. 도 9는 게이트 산화물을 포함하는 워크피이스(60)를 도시한다.
이제, 개구부는 트렌치내의 리세스 상부에 형성되는 단결정층에 의해 제공된 시드 정보를 사용하여 p+형 실리콘(88)의 에피택셜 성장에 의해 충전된다. 개구부를 양호하게 충전시키기 위하여, 실리콘은 제 2 산화물층(84)의 표면상에 증착된다. 이 성장 다음에, 재결정체를 충분히 성장시키고 실리콘(88)의 결정화를 개선시키기 위하여 가열단계가 수행된다. 그것은 또한 하부의 n+도전형 소오스/드레인 영역과의 양호한 채널 접점을 형성하기 위하여 사용된다.
이 다음에, CMP가 제 2 산화물층(84)의 레벨로 액세스 실리콘을 제거함으로써 표면을 평탄화하여 도 10에 도시된 바와같은 워크피이스(60)가 형성된다.
도 2에 도시된 구조를 형성하기 위하여 새로이 형성된 단결정 실리콘(88)상에 비트라인이 형성된다.
이 때문에, n+형 폴리실리콘(90)은 도 11에 도시된 바와같이 워크피이스(60)의 표면상에 증착된다. 다음에, 비트라인으로써 사용되는 폴리실리콘의 도전율을 증가시키기 위해서는 텅스텐, 몰디브덴 또는 티타늄중 하나로 이루어진 층(92)으로 폴리실리콘을 코팅하는 것이 유리하다. 이러한 이중층(90, 92)은 폴리실리콘 영역(88)상에만 선택적으로 연장되도록 일반적인 방식으로 패터닝된다. 더욱이, 트랜지스터의 비트라인을 정렬시키는 것은 매우 중요하다. 금속 실리사이드를 형성하기 위하여 폴리실리콘에 금속을 증착하고 채널을 가진 n+형 소오스/드레인 영역을 형성하기 위하여 폴리실리콘층으로부터 도펀트를 확산시킨후 어닐링으로 공정을 종료하는 것이 일반적으로 유리하다. 층(82)의 두께 및 어닐링 단계는 필요에 따라 드레인/소오스 중첩을 조절하기 위하여 사용될 수 있다.
이때, 도 2에 도시된 셀과 본질적으로 상응하는 셀이 형성된다.
기술된 특정 실시예는 본 발명의 사상 및 범위로부터 벗어남이 없이 단순히 본 발명의 일반적인 원리를 설명한다는 것으로 이해되어야 한다. 예를들어, 메모리 셀이 형성되는 단결정 실리콘은 사파이어와 같은 이물질의 적절한 결정체상에 에피택셜로 성장하는 실리콘층일 수 있다. 더욱이, 특정 도전형은 반전될 수있으며, 다양한 실리콘층의 도전성은 당업자에게 공지된 바와같이 변화될 수 있다. 더욱이, 에칭 및 증착과 같은 다양한 처리단계는 변화될 수 있다. 더욱이, 본 발명이 바람직하게 선택된 반도체로써 실리콘을 사용하지만, 다른 형태의 기판이 또한 유용하다. 따라서, 본 발명의 범위는 앞서 기술된 실시예에 의해 결정되는 것이 아니라 첨부된 청구범위에 의해서 결정된다.
본 발명은 메모리 셀을 소형화하면서 고밀도로 형성할 수 있는 효과를 가진다.

Claims (10)

  1. 워드라인 및 비트라인에 의해 어드레싱되고 실리콘 칩의 단결정 벌크 부분내에 형성되는 메모리 셀의 행렬 어레이에 사용되는 메모리 셀에 있어서,
    실리콘으로 충전된 수직 트렌치를 가지며 상기 칩의 벌크 부분으로부터 실리콘 충전부를 분리시키는 벽을 따라 유전체층을 가진 커패시터와;
    상기 트렌치의 상부에서 실리콘과 융합된 제 1 소오스/드레인, 상기 제 1 소오스/드레인을 형성하기 위하여 상기 트렌치의 상부에서 상기 실리콘 충전부와 융합되고 도전채널을 형성하기 위하여 반전층이 형성되는 중간 실리콘층, 상기 중간 실리콘층위에 위치한 제 2 소오스/드레인 영역, 상기 중간 실리콘층을 둘러싸는 게이트 유전체층, 및 상기 게이트 유전체층을 둘러싸고, 상기 칩의 표면을 따라 연장되며, 상기 칩의 표면으로부터 유전적으로 분리되며 워드라인에 접속되는 게이트를 구비하는, 상기 트렌치상에 중첩된 수직 트랜지스터와;
    상기 제 2 소오스/드레인과 전기적으로 접촉되고, 상기 트렌치의 표면상에서 연장되며 상기 워드라인 및 상기 칩으로부터 전기적으로 분리되는 비트라인을 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제 1항에 있어서,
    상기 워드라인은 폴리실리콘층인 것을 특징으로 하는 메모리 셀.
  3. 제 2항에 있어서,
    상기 실리콘 충전부는 상기 트렌치의 하부 부분에서 폴리실리콘으로 이루어지며;
    상기 중간 실리콘층은 단결정 실리콘으로 이루어지는 것을 특징으로 하는 메모리 셀.
  4. 제 1항에 있어서,
    상기 칩의 벌크 부분은 제 1 도전형이며, 상기 트렌치의 실리콘 충전부는 상기 제 1 도전형과 반대의 제 2 도전형이며, 상기 중간 실리콘층은 상기 제 1 도전형이며, 상기 소오스/드레인 영역은 둘다 상기 제 2 도전형인 것을 특징으로 하는 메모리 셀.
  5. 제 4항에 있어서,
    상기 트렌치내의 폴리실리콘 충전부를 둘러싸는 유전체층의 외부 둘레에, 상기 칩의 벌크 부분과 정류 접점을 형성하기 위해 폴리실리콘 충전부의 도전형과 동일한 도전형을 가지는 층이 형성되는 것을 특징으로 하는 메모리 셀.
  6. 메모리 셀을 형성하기 위한 방법에 있어서,
    제 1도전형으로 이루어진 실리콘 칩에 트렌치를 형성하는 단계와;
    상기 트렌치의 벽상에 유전체층을 형성하는 단계와;
    상기 칩의 제 1도전형과 반대의 제 2도전형의 폴리실리콘으로 상기 트렌치를 충전시키는 단계와;
    상기 칩의 제 1도전형과 반대인 제 2도전형의 단결정 실리콘으로 이루어져 1소오스/드레인으로서 사용되는 층을 상기 트렌치의 상부에 형성하기 위하여 충분한 두께를 가진 칩의 표면상에 에피택셜 실리콘층을 성장시키는 단계와;
    상기 칩의 표면상에 제 1 유전체층을 형성하는 단계와;
    상기 제 1 유전체층의 표면상에 상기 칩의 제 1도전형과 반대의 제 2도전형으로 이루어진 폴리실리콘층을 형성하는 단계와;
    상기 폴리실리콘층의 표면상에 제 2 유전체층을 형성하는 단계와;
    상기 트렌치의 상부상의 단결정 실리콘을 노출시키기 위하여 상기 제 1 및 제 2 유전체층과 상기 폴리실리콘층을 통해 개구부를 에칭하는 단계와;
    상기 폴리실리콘층의 개구부 측벽을 따라 실리콘 산화물층을 선택적으로 형성하는 단계와;
    상기 개구부의 상기 폴리실리콘층 측벽상의 상기 실리콘 산화물층이 상기 게이트 유전체로서 사용되는 수직 트랜지스터의 채널이 형성되는 중간층을 형성하기 위하여 상기 개구부에 상기 제 1 도전형의 단결정 실리콘을 성장시키는 단계와;
    상기 셀의 제 2 소오스/드레인 및 비트라인으로써 사용하기 위하여 상기 중간 실리콘층과 접촉되는 상기 칩의 상부 표면상에 상기 제 2도전형의 도전층을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 트렌치의 벽상에 상기 유전체층을 형성하는 단계전에 상기 칩의 제 1도전형과 반대의 제 2도전형의 층이 상기 트렌치의 벽상에 형성되며, 상기 유전체층을 형성한후에 상기 트렌치가 상기 실리콘 칩의 제 1도전형과 반대의 제 2도전형의 다결정 실리콘으로 충전되는 것을 특징으로 하는 방법.
  8. 행렬로 배열되고 워드라인 및 비트라인에 의해 액세스되는 메모리 셀의 어레이를 포함하는 메모리에 유용한 메모리 셀을 형성하는 방법에 있어서,
    제 1도전형으로 이루어진 칩의 단결정 실리콘층에 수직 트렌치를 형성하는 단계와;
    상기 트렌치의 벽상에 유전체층을 형성하는 단계와;
    상기 제 1 도전형과 반대인 제 2도전형의 다결정 실리콘으로 상기 트렌치를 충전시키는 단계와;
    상기 트렌치에서 폴리실리콘 충전부의 상부 부분을 제거하는 단계와;
    상기 칩의 단결정 실리콘 표면상에 실리콘을 에피택셜로 성장시키고 상기 트렌치내의 실리콘에 시드정보를 제공하기 위하여 상기 제 2도전형의 실리콘으로 상기 트렌치를 충전하는 단계와;
    제 1유전체층, 상기 제 1도전형의 중간 폴리실리콘층 및 제 2 유전체층을 상기 실리콘층상에 차례로 형성하는 단계와;
    상기 제 1 유전체층, 상기 폴리실리콘층 및 상기 제 2 유전체층을 통해 상기 트렌치의 상부의 실리콘층까지 개구부를 형성하는 단계와;
    상기 개구부에 의해 노출된 상기 중간 폴리실리콘층의 표면상에 산화물층을 형성하는 단계와;
    상기 트렌치내의 실리콘의 시드 정보를 사용하여 상기 제 1도전형의 에피택셜 실리콘으로 개구부를 충전시키는 단계와;
    상기 제 1도전형의 상기 에피택셜 실리콘상에 상기 제 2도전형의 층을 형성하는 단계와;
    상기 제 2도전형의 층상에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    상기 제 1 및 제 2 유전체층사이에 형성된 상기 폴리실리콘층은 상기 셀의 워드라인이며, 상기 실리콘상에 형성된 상기 도전층은 상기 셀의 비트라인이며, 상기 개구부를 충전시키기 위하여 사용된 상기 제 1도전형의 에피택셜 실리콘은 공정중에 수직 트랜지스터의 채널이 형성되는 실리콘층으로서 사용되는 것을 특징으로 하는 방법.
  10. 행렬로 배열되고 워드라인 및 비트라인에 의해 어드레싱되는 메모리 어레이를 포함하는 메모리에 사용하기 위하여 상기 트랜지스터 및 커패시터를 가지는 메모리 셀을 형성하는 방법에 있어서,
    제 1도전형의 단결정 실리콘층에 수직 트렌치를 형성하는 단계와;
    상기 트렌치의 벽상에 유전체층을 형성하는 단계와;
    상기 제 1도전형과 반대의 제 2도전형의 도핑된 폴리실리콘으로 상기 트렌치를 충전시키는 단계와;
    상기 트렌치의 상부에 단결정 층을 형성하기 위하여 상기 폴리실리콘층의 상부 표면상에 상기 제 2도전형의 에피택셜 실리콘층을 형성하는 단계와;
    제 1 유전체층, 상기 워드라인으로써 사용되는 상기 제 2도전형의 중간 폴리실리콘층 및 제 2 유전체층을 상기 칩의 상부표면상에 차례로 증착시키는 단계와;
    상기 제 1 및 제 2 유전체층 및 상기 중간 폴리실리콘층을 통해 상기 트렌치의 상부의 단결정층까지 개구부를 형성하는 단계와;
    상기 중간 폴리실리콘층을 통해 상기 개구부의 측벽상에 게이트 산화물층을 형성하는 단계와;
    공정중에 상기 메모리 셀의 트랜지스터 채널이 형성되는 층으로써 사용되고 상기 트랜지스터의 하부 실리콘과 제 1 소오스/드레인 접점을 형성하기 위하여 상기 제 1도전형의 에피택셜 실리콘으로 상기 개구부를 충전시키는 단계와;
    상기 제 1도전형의 상기 에피택셜층상에 상기 제 2도전형의 제 2 소오스/드레인층을 제공하는 단계와;
    상기 메모리 셀의 비트라인으로써 사용하기 위하여 상기 제 2 드레인/소오스층상에 도전층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
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