JP3189817B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化・高速化に伴
い、半導体素子各部、特にゲート長の寸法も縮小される
傾向にある。このような従来の半導体装置の製造方法に
ついて、図３を参照して説明する。図３（Ａ）〜（Ｄ）
は、従来の半導体装置の製造方法を模式的に説明するた
めの工程断面図である。
い、半導体素子各部、特にゲート長の寸法も縮小される
傾向にある。このような従来の半導体装置の製造方法に
ついて、図３を参照して説明する。図３（Ａ）〜（Ｄ）
は、従来の半導体装置の製造方法を模式的に説明するた
めの工程断面図である。
【０００３】まず、図３（Ａ）に示すように、シリコン
基板１上に素子分離領域２を、例えばトレンチ分離形成
法を用いて形成し、続いて、ゲート酸化膜８を形成す
る。次に、図３（Ｂ）に示すように、ゲート電極９とな
る多結晶シリコン膜１５等を形成し、続いて、ゲート電
極９形成のためのレジストパターン６を形成する。次
に、図３（Ｃ）に示すように、レジストパターン６をマ
スクとして多結晶シリコン膜１５をエッチングし、その
後、イオン注入法を用いて、例えば、Ｎチャネル領域に
はヒ素又はリンを、Ｐチャネル領域にはボロン又はフッ
化ボロンを５Ｅ１２ｃｍ― 2から２〜５Ｅ１４ｃｍ-2の
ドーズ量で注入し、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０を形成す
る。このＬＤＤ構造は、短チャネルトランジスタを形成
するためには有効な手法である。
基板１上に素子分離領域２を、例えばトレンチ分離形成
法を用いて形成し、続いて、ゲート酸化膜８を形成す
る。次に、図３（Ｂ）に示すように、ゲート電極９とな
る多結晶シリコン膜１５等を形成し、続いて、ゲート電
極９形成のためのレジストパターン６を形成する。次
に、図３（Ｃ）に示すように、レジストパターン６をマ
スクとして多結晶シリコン膜１５をエッチングし、その
後、イオン注入法を用いて、例えば、Ｎチャネル領域に
はヒ素又はリンを、Ｐチャネル領域にはボロン又はフッ
化ボロンを５Ｅ１２ｃｍ― 2から２〜５Ｅ１４ｃｍ-2の
ドーズ量で注入し、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０を形成す
る。このＬＤＤ構造は、短チャネルトランジスタを形成
するためには有効な手法である。
【０００４】続いて、例えばシリコン酸化膜を用いて、
ゲート電極９の外側にサイドウォール７を３０ｎｍ〜１
００ｎｍの厚さで形成する。その後、イオン注入法によ
り、例えば、Ｎチャネル領域であればヒ素又はリンを、
Ｐチャネル領域であればボロン又はフッ化ボロンを１Ｅ
１５ｃｍ― 2から２〜１Ｅ１６ｃｍ― 2のドーズ量で注入
し、拡散層領域となるソース、ドレイン領域３を形成す
る。
ゲート電極９の外側にサイドウォール７を３０ｎｍ〜１
００ｎｍの厚さで形成する。その後、イオン注入法によ
り、例えば、Ｎチャネル領域であればヒ素又はリンを、
Ｐチャネル領域であればボロン又はフッ化ボロンを１Ｅ
１５ｃｍ― 2から２〜１Ｅ１６ｃｍ― 2のドーズ量で注入
し、拡散層領域となるソース、ドレイン領域３を形成す
る。
【０００５】次に、図３（Ｄ）に示すように、層間膜１
１を形成し、続いて、コンタクト１２を形成するための
レジストパターンを形成する。その後、レジストパター
ンをマスクとして層間膜１１をエッチングする。この際
のエッチングは、シリコン酸化膜５と選択比のとれる条
件で行う。その後、コンタクト１２内部を、例えばタン
グステンを用いて埋設し、続いて、配線１３を形成して
半導体装置を製造する。
１を形成し、続いて、コンタクト１２を形成するための
レジストパターンを形成する。その後、レジストパター
ンをマスクとして層間膜１１をエッチングする。この際
のエッチングは、シリコン酸化膜５と選択比のとれる条
件で行う。その後、コンタクト１２内部を、例えばタン
グステンを用いて埋設し、続いて、配線１３を形成して
半導体装置を製造する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、ゲート長をリソグ
ラフィーの限界よりも小さくすることはできず、また、
ソース、ドレイン領域３をゲート電極９よりも深く形成
しなければならないため、ソース、ドレイン領域３間の
耐圧が低下しパンチスルーが起こりやすくなるという短
チャネル効果を抑制することができないという問題があ
る。
た従来の半導体装置の製造方法では、ゲート長をリソグ
ラフィーの限界よりも小さくすることはできず、また、
ソース、ドレイン領域３をゲート電極９よりも深く形成
しなければならないため、ソース、ドレイン領域３間の
耐圧が低下しパンチスルーが起こりやすくなるという短
チャネル効果を抑制することができないという問題があ
る。
【０００７】また、コンタクト１２を素子分離２上に開
口する場合、コンタクト１２のエッチングの際に、素子
分離領域２がエッチングによって浸食されてしまうため
素子分離領域２が掘られてしまい、コンタクト１２とシ
リコン基板１間のリークが発生してしまうという問題も
生じる。
口する場合、コンタクト１２のエッチングの際に、素子
分離領域２がエッチングによって浸食されてしまうため
素子分離領域２が掘られてしまい、コンタクト１２とシ
リコン基板１間のリークが発生してしまうという問題も
生じる。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、短チャネル効果を抑制
し、コンタクトとシリコン基板間のリークを防止するこ
とができる半導体装置の製造方法を提供することにあ
る。
のであって、その主たる目的は、短チャネル効果を抑制
し、コンタクトとシリコン基板間のリークを防止するこ
とができる半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の視点において、半導体装置の製造
方法を提供する。この製造方法は、（ａ）半導体基板上
に素子分離領域を形成する工程と、（ｂ）イオン注入に
よりトランジスタのソース／ドレイン層を形成する工程
と、（ｃ）シリコン酸化膜とシリコン窒化膜とをこの順
に積層する工程と、（ｄ）レジストパターンをマスクと
して、前記シリコン窒化膜と前記シリコン酸化膜と前記
ソース／ドレイン層とをエッチングして、前記半導体基
板に達する深さの溝を形成する工程と、（ｅ）前記溝の
内壁にサイドウォールを形成する工程と、（ｆ）前記溝
の前記サイドウォールに挟まれた空隙にゲート電極とな
る第１の導電部材を埋め込む工程と、（ｇ）前記サイド
ウォールを除去する工程と、（ｈ）前記サイドウォール
を除去した領域を通してイオンを注入し、低濃度ドレイ
ン層を形成する工程と、（ｉ）前記半導体基板全体に層
間膜を形成する工程と、（ｊ）前記層間膜と前記シリコ
ン窒化膜と前記シリコン酸化膜とをエッチングにより貫
通し、コンタクト孔を形成する工程と、（ｋ）前記コン
タクト孔内部を第２の導電部材で埋設した後、所定の配
線を形成する工程、とを含む。
め、本発明は、第１の視点において、半導体装置の製造
方法を提供する。この製造方法は、（ａ）半導体基板上
に素子分離領域を形成する工程と、（ｂ）イオン注入に
よりトランジスタのソース／ドレイン層を形成する工程
と、（ｃ）シリコン酸化膜とシリコン窒化膜とをこの順
に積層する工程と、（ｄ）レジストパターンをマスクと
して、前記シリコン窒化膜と前記シリコン酸化膜と前記
ソース／ドレイン層とをエッチングして、前記半導体基
板に達する深さの溝を形成する工程と、（ｅ）前記溝の
内壁にサイドウォールを形成する工程と、（ｆ）前記溝
の前記サイドウォールに挟まれた空隙にゲート電極とな
る第１の導電部材を埋め込む工程と、（ｇ）前記サイド
ウォールを除去する工程と、（ｈ）前記サイドウォール
を除去した領域を通してイオンを注入し、低濃度ドレイ
ン層を形成する工程と、（ｉ）前記半導体基板全体に層
間膜を形成する工程と、（ｊ）前記層間膜と前記シリコ
ン窒化膜と前記シリコン酸化膜とをエッチングにより貫
通し、コンタクト孔を形成する工程と、（ｋ）前記コン
タクト孔内部を第２の導電部材で埋設した後、所定の配
線を形成する工程、とを含む。
【００１０】また、本発明は、第２の視点において、半
導体装置の製造方法を提供する。この製造方法は、
（ａ）半導体基板上に素子分離領域を形成する工程と、
（ｂ）イオン注入により低濃度ドレイン層とトランジス
タのソース／ドレイン層とをこの順に形成する工程と、
（ｃ）シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、（ｄ）レジストパターンをマスクとし
て、前記シリコン窒化膜と前記シリコン酸化膜と前記ソ
ース／ドレイン層とをエッチングして、前記低濃度ドレ
イン層に達する深さの溝を形成する工程と、（ｅ）前記
溝の内壁にサイドウォールを形成する工程と、（ｆ）前
記サイドウォールをマスクとして、不純物を注入するこ
とにより、前記溝下部の低濃度ドレイン層を分断する不
純物領域を形成する工程と、（ｇ）前記溝の前記サイド
ウォールに挟まれた空隙に、ゲート電極となる第１の導
電部材を埋め込む工程と、（ｈ）前記サイドウォールを
除去する工程と、（ｉ）前記半導体基板全体に層間膜を
形成する工程と、（ｊ）前記層間膜と前記シリコン窒化
膜と前記シリコン酸化膜とをエッチングにより貫通し、
コンタクト孔を形成する工程と、（ｋ）前記コンタクト
孔内部を第２の導電部材で埋設した後、所定の配線を形
成する工程、とを含む。
導体装置の製造方法を提供する。この製造方法は、
（ａ）半導体基板上に素子分離領域を形成する工程と、
（ｂ）イオン注入により低濃度ドレイン層とトランジス
タのソース／ドレイン層とをこの順に形成する工程と、
（ｃ）シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、（ｄ）レジストパターンをマスクとし
て、前記シリコン窒化膜と前記シリコン酸化膜と前記ソ
ース／ドレイン層とをエッチングして、前記低濃度ドレ
イン層に達する深さの溝を形成する工程と、（ｅ）前記
溝の内壁にサイドウォールを形成する工程と、（ｆ）前
記サイドウォールをマスクとして、不純物を注入するこ
とにより、前記溝下部の低濃度ドレイン層を分断する不
純物領域を形成する工程と、（ｇ）前記溝の前記サイド
ウォールに挟まれた空隙に、ゲート電極となる第１の導
電部材を埋め込む工程と、（ｈ）前記サイドウォールを
除去する工程と、（ｉ）前記半導体基板全体に層間膜を
形成する工程と、（ｊ）前記層間膜と前記シリコン窒化
膜と前記シリコン酸化膜とをエッチングにより貫通し、
コンタクト孔を形成する工程と、（ｋ）前記コンタクト
孔内部を第２の導電部材で埋設した後、所定の配線を形
成する工程、とを含む。
【００１１】
【００１２】
【００１３】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、その好ましい一実施の形態において、半導体装置
の製造方法を提供する。この製造方法は、（ａ）半導体
基板上に素子分離領域を形成する工程と、（ｂ）イオン
注入によりトランジスタのソース／ドレイン層（図１の
３）を形成する工程と、（ｃ）シリコン酸化膜（図１の
４）とシリコン窒化膜（図１の５）とをこの順に積層す
る工程と、（ｄ）レジストパターンをマスクとして、前
記シリコン窒化膜と前記シリコン酸化膜と前記ソース／
ドレイン層とをエッチングして、前記半導体基板に達す
る深さの溝を形成する工程と、（ｅ）前記溝の内壁にサ
イドウォールを形成する工程と、（ｆ）前記溝の前記サ
イドウォールに挟まれた空隙にゲート電極（図１の９）
となる第１の導電部材を埋め込む工程と、（ｇ）前記サ
イドウォールを除去する工程と、（ｈ）前記サイドウォ
ールを除去した領域を通してイオンを注入し、低濃度ド
レイン層（図１の１０）を形成する工程と、（ｉ）前記
半導体基板全体に層間膜を形成する工程と、（ｊ）前記
層間膜と前記シリコン窒化膜と前記シリコン酸化膜とを
エッチングにより貫通し、コンタクト孔を形成する工程
と、（ｋ）前記コンタクト孔内部を第２の導電部材で埋
設した後、所定の配線を形成する工程、とを含むことに
より、ゲート長の縮小化に伴う短チャネル効果を抑制す
る半導体装置を製造することができる。
法は、その好ましい一実施の形態において、半導体装置
の製造方法を提供する。この製造方法は、（ａ）半導体
基板上に素子分離領域を形成する工程と、（ｂ）イオン
注入によりトランジスタのソース／ドレイン層（図１の
３）を形成する工程と、（ｃ）シリコン酸化膜（図１の
４）とシリコン窒化膜（図１の５）とをこの順に積層す
る工程と、（ｄ）レジストパターンをマスクとして、前
記シリコン窒化膜と前記シリコン酸化膜と前記ソース／
ドレイン層とをエッチングして、前記半導体基板に達す
る深さの溝を形成する工程と、（ｅ）前記溝の内壁にサ
イドウォールを形成する工程と、（ｆ）前記溝の前記サ
イドウォールに挟まれた空隙にゲート電極（図１の９）
となる第１の導電部材を埋め込む工程と、（ｇ）前記サ
イドウォールを除去する工程と、（ｈ）前記サイドウォ
ールを除去した領域を通してイオンを注入し、低濃度ド
レイン層（図１の１０）を形成する工程と、（ｉ）前記
半導体基板全体に層間膜を形成する工程と、（ｊ）前記
層間膜と前記シリコン窒化膜と前記シリコン酸化膜とを
エッチングにより貫通し、コンタクト孔を形成する工程
と、（ｋ）前記コンタクト孔内部を第２の導電部材で埋
設した後、所定の配線を形成する工程、とを含むことに
より、ゲート長の縮小化に伴う短チャネル効果を抑制す
る半導体装置を製造することができる。
【００１４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１５】［実施例１］まず、本発明の第１の実施例
に係る半導体装置の製造方法について、図１を参照して
説明する。図１（Ａ）〜（Ｄ）は、本発明の第１の実施
例の半導体装置の製造方法を模式的に説明するための工
程断面図である。
に係る半導体装置の製造方法について、図１を参照して
説明する。図１（Ａ）〜（Ｄ）は、本発明の第１の実施
例の半導体装置の製造方法を模式的に説明するための工
程断面図である。
【００１６】まず、図１（Ａ）に示すように、シリコン
基板１上に素子分離領域２を、例えばトレンチ分離形成
法を用いて形成し、その後、イオン注入法により、例え
ば、Ｎチャネル領域であればヒ素又はリンを、Ｐチャネ
ル領域であればボロン又はフッ化ボロンを１Ｅ１５ｃｍ
― 2〜１Ｅ１６ｃｍ― 2のドーズ量で注入し、拡散層領域
となるソース、ドレイン領域３を形成する。
基板１上に素子分離領域２を、例えばトレンチ分離形成
法を用いて形成し、その後、イオン注入法により、例え
ば、Ｎチャネル領域であればヒ素又はリンを、Ｐチャネ
ル領域であればボロン又はフッ化ボロンを１Ｅ１５ｃｍ
― 2〜１Ｅ１６ｃｍ― 2のドーズ量で注入し、拡散層領域
となるソース、ドレイン領域３を形成する。
【００１７】次に、図１（Ｂ）に示すように、例えば、
シリコン酸化膜４を熱酸化により５ｎｍ〜３０ｎｍの膜
厚で形成し、シリコン窒化膜をＣＶＤ法等により５０ｎ
ｍ〜２００ｎｍの膜厚で形成する。続いて、ゲート電極
９ｂ形成のためのレジストパターン６を形成する。その
後、レジストパターン６をマスクとしてシリコン窒化膜
５、シリコン酸化膜４及びシリコン基板１を順次ドライ
エッチングにより異方性エッチングを行い、溝部を形成
する。なお、シリコン基板１のエッチング量は、ソー
ス、ドレイン領域３よりも深くエッチングされるように
調整する。
シリコン酸化膜４を熱酸化により５ｎｍ〜３０ｎｍの膜
厚で形成し、シリコン窒化膜をＣＶＤ法等により５０ｎ
ｍ〜２００ｎｍの膜厚で形成する。続いて、ゲート電極
９ｂ形成のためのレジストパターン６を形成する。その
後、レジストパターン６をマスクとしてシリコン窒化膜
５、シリコン酸化膜４及びシリコン基板１を順次ドライ
エッチングにより異方性エッチングを行い、溝部を形成
する。なお、シリコン基板１のエッチング量は、ソー
ス、ドレイン領域３よりも深くエッチングされるように
調整する。
【００１８】次に、図１（Ｃ）に示すように、例えばシ
リコン酸化膜を用いて溝部の内側にサイドウォール７を
３０ｎｍ〜１００ｎｍの厚さで形成する。続いて、ゲー
ト酸化膜８を熱酸化により２ｎｍ〜５ｎｍの膜厚で形成
した後、ゲート電極９を形成するために、例えばＣＶＤ
法により多結晶シリコンを厚さ１０ｎｍ〜５０ｎｍ堆積
し、エッチバックする。なお、この際のエッチバック
は、例えばＣＭＰ法を用い表面に形成されているシリコ
ン窒化膜５をエッチングストッパーとすることで形成す
ることができる。
リコン酸化膜を用いて溝部の内側にサイドウォール７を
３０ｎｍ〜１００ｎｍの厚さで形成する。続いて、ゲー
ト酸化膜８を熱酸化により２ｎｍ〜５ｎｍの膜厚で形成
した後、ゲート電極９を形成するために、例えばＣＶＤ
法により多結晶シリコンを厚さ１０ｎｍ〜５０ｎｍ堆積
し、エッチバックする。なお、この際のエッチバック
は、例えばＣＭＰ法を用い表面に形成されているシリコ
ン窒化膜５をエッチングストッパーとすることで形成す
ることができる。
【００１９】次に、図１（Ｄ）に示すように、サイドウ
ォール７をエッチング除去し、続いて、イオン注入法を
用いて、例えばＮチャネル領域にはヒ素又はリンを、Ｐ
チャネル領域にはボロン又はフッ化ボロンを５Ｅ１２ｃ
ｍ― 2〜５Ｅ１４ｃｍ― 2のドーズ量で注入し、ＬＤＤ領
域１０を形成する。
ォール７をエッチング除去し、続いて、イオン注入法を
用いて、例えばＮチャネル領域にはヒ素又はリンを、Ｐ
チャネル領域にはボロン又はフッ化ボロンを５Ｅ１２ｃ
ｍ― 2〜５Ｅ１４ｃｍ― 2のドーズ量で注入し、ＬＤＤ領
域１０を形成する。
【００２０】その後、層間膜１１を形成し、続いて、コ
ンタクト１２を形成するためのレジストパターンを形成
する。その後、レジストパターンをマスクとして層間膜
１１、シリコン窒化膜５を順次エッチングする。この際
のエッチングは、まず、層間膜１１のエッチング時はシ
リコン窒化膜５との選択比が確保できる条件で行い、シ
リコン窒化膜５のエッチング時にはシリコン基板１と素
子分離２との選択比が確保できる条件で行う。その後、
コンタクト１２内部を、例えばタングステンを用いて埋
設し、続いて、配線１３を形成する。
ンタクト１２を形成するためのレジストパターンを形成
する。その後、レジストパターンをマスクとして層間膜
１１、シリコン窒化膜５を順次エッチングする。この際
のエッチングは、まず、層間膜１１のエッチング時はシ
リコン窒化膜５との選択比が確保できる条件で行い、シ
リコン窒化膜５のエッチング時にはシリコン基板１と素
子分離２との選択比が確保できる条件で行う。その後、
コンタクト１２内部を、例えばタングステンを用いて埋
設し、続いて、配線１３を形成する。
【００２１】上述したように、本実施例によると、図１
（Ｃ）に示すように、ゲート電極９の形成時に、サイド
ウォール７によりゲート長を制御することができる。例
えば、ゲート電極９形成のためのレジストパターン６が
０．２μｍの時、サイドウォール幅を０．０５μｍとす
ることによって、０．１μｍのゲート長の半導体装置を
形成することができる。また、ゲート電極９形成前の溝
部の形成時に、シリコン基板１の掘れ量をソース、ドレ
イン領域３よりも深く掘ることによって、トランジスタ
のチャネル領域がソース、ドレイン領域３よりも深い位
置に形成され、トランジスタの短チャネル効果を抑制す
ることができる。
（Ｃ）に示すように、ゲート電極９の形成時に、サイド
ウォール７によりゲート長を制御することができる。例
えば、ゲート電極９形成のためのレジストパターン６が
０．２μｍの時、サイドウォール幅を０．０５μｍとす
ることによって、０．１μｍのゲート長の半導体装置を
形成することができる。また、ゲート電極９形成前の溝
部の形成時に、シリコン基板１の掘れ量をソース、ドレ
イン領域３よりも深く掘ることによって、トランジスタ
のチャネル領域がソース、ドレイン領域３よりも深い位
置に形成され、トランジスタの短チャネル効果を抑制す
ることができる。
【００２２】さらに、図１（Ｄ）に示すように、コンタ
クト１２のエッチングにおいて、層間膜１１のエッチン
グ時はシリコン酸化膜５と選択比がとれる条件で行い、
シリコン窒化膜５のエッチング時にはシリコン基板１と
素子分離２との選択比のとれる条件で行うため、例え
ば、コンタクト１２が素子分離２の上に開口する場合で
あっても素子分離２が削られることがないため、コンタ
クト１２とシリコン基板１との間のリーク電流を抑制す
ることが可能となる。
クト１２のエッチングにおいて、層間膜１１のエッチン
グ時はシリコン酸化膜５と選択比がとれる条件で行い、
シリコン窒化膜５のエッチング時にはシリコン基板１と
素子分離２との選択比のとれる条件で行うため、例え
ば、コンタクト１２が素子分離２の上に開口する場合で
あっても素子分離２が削られることがないため、コンタ
クト１２とシリコン基板１との間のリーク電流を抑制す
ることが可能となる。
【００２３】［実施例２］次に、本発明の第２の実施例
に係る半導体装置の製造方法について、図２を参照して
説明する。図２（Ａ）〜（Ｄ）は、本発明の第２の実施
例の半導体装置の製造方法を模式的に説明するための工
程断面図である。
に係る半導体装置の製造方法について、図２を参照して
説明する。図２（Ａ）〜（Ｄ）は、本発明の第２の実施
例の半導体装置の製造方法を模式的に説明するための工
程断面図である。
【００２４】まず、図２（Ａ）に示すように、シリコン
基板１上に素子分離領域２を、例えばトレンチ分離形成
法を用いて形成し、続いて、イオン注入法を用いて、例
えばＮチャネル領域にはヒ素又はリンを、Ｐチャネル領
域にはボロン又はフッ化ボロンを５Ｅ１２ｃｍ― 2〜５
Ｅ１４ｃｍ― 2のドーズ量で注入し、ＬＤＤ領域１０を
形成する。その後、イオン注入法により、例えば、Ｎチ
ャネル領域であればヒ素又はリンを、Ｐチャネル領域で
あればボロン又はフッ化ボロンを１Ｅ１５ｃｍ― 2〜１
Ｅ１６ｃｍ― 2のドーズ量で注入し、拡散層領域となる
ソース、ドレイン領域３を形成する。
基板１上に素子分離領域２を、例えばトレンチ分離形成
法を用いて形成し、続いて、イオン注入法を用いて、例
えばＮチャネル領域にはヒ素又はリンを、Ｐチャネル領
域にはボロン又はフッ化ボロンを５Ｅ１２ｃｍ― 2〜５
Ｅ１４ｃｍ― 2のドーズ量で注入し、ＬＤＤ領域１０を
形成する。その後、イオン注入法により、例えば、Ｎチ
ャネル領域であればヒ素又はリンを、Ｐチャネル領域で
あればボロン又はフッ化ボロンを１Ｅ１５ｃｍ― 2〜１
Ｅ１６ｃｍ― 2のドーズ量で注入し、拡散層領域となる
ソース、ドレイン領域３を形成する。
【００２５】次に、図２（Ｂ）に示すように、、例え
ば、シリコン酸化膜４を熱酸化により５ｎｍ〜３０ｎｍ
の膜厚で形成し、シリコン窒化膜をＣＶＤ法により５０
ｎｍ〜２００ｎｍの膜厚で形成する。続いて、ゲート電
極９ｂ形成のためのレジストパターン６を形成する。そ
の後、レジストパターン６をマスクとしてシリコン窒化
膜５、シリコン酸化膜４及びシリコン基板１を順次ドラ
イエッチングにより異方性エッチングを行い、溝部を形
成する。なお、この際のシリコン基板１のエッチング量
は、ＬＤＤ領域１０よりは浅く、ソース、ドレイン領域
３よりは深くなるようにエッチングする。
ば、シリコン酸化膜４を熱酸化により５ｎｍ〜３０ｎｍ
の膜厚で形成し、シリコン窒化膜をＣＶＤ法により５０
ｎｍ〜２００ｎｍの膜厚で形成する。続いて、ゲート電
極９ｂ形成のためのレジストパターン６を形成する。そ
の後、レジストパターン６をマスクとしてシリコン窒化
膜５、シリコン酸化膜４及びシリコン基板１を順次ドラ
イエッチングにより異方性エッチングを行い、溝部を形
成する。なお、この際のシリコン基板１のエッチング量
は、ＬＤＤ領域１０よりは浅く、ソース、ドレイン領域
３よりは深くなるようにエッチングする。
【００２６】次に、図２（Ｃ）に示すように、例えばシ
リコン酸化膜を用いて溝部の内側にサイドウォール７を
３０ｎｍ〜１００ｎｍの厚さで形成する。その後、イオ
ン注入法を用いて、例えばボロン、フッ化ボロン、砒
素、リンなどの不純物１４を溝部に打ち込むことによ
り、トランジスタのしきい値電圧を制御する。続いて、
ゲート酸化膜８を熱酸化により２ｎｍ〜５ｎｍの膜厚で
形成し、その後、ゲート電極９を形成するために、例え
ばＣＶＤ法により多結晶シリコンを厚さ１０ｎｍ〜５０
ｎｍ堆積し、エッチバックする。この際のエッチバック
は、例えばＣＭＰ法を用いて表面に形成されているシリ
コン窒化膜５をエッチングストッパーにすることで形成
することができる。
リコン酸化膜を用いて溝部の内側にサイドウォール７を
３０ｎｍ〜１００ｎｍの厚さで形成する。その後、イオ
ン注入法を用いて、例えばボロン、フッ化ボロン、砒
素、リンなどの不純物１４を溝部に打ち込むことによ
り、トランジスタのしきい値電圧を制御する。続いて、
ゲート酸化膜８を熱酸化により２ｎｍ〜５ｎｍの膜厚で
形成し、その後、ゲート電極９を形成するために、例え
ばＣＶＤ法により多結晶シリコンを厚さ１０ｎｍ〜５０
ｎｍ堆積し、エッチバックする。この際のエッチバック
は、例えばＣＭＰ法を用いて表面に形成されているシリ
コン窒化膜５をエッチングストッパーにすることで形成
することができる。
【００２７】次に、図２（Ｄ）に示すように、層間膜１
１を形成し、続いて、コンタクト１２を形成するための
レジストパターンを形成する。その後、レジストパター
ンをマスクとして層間膜１１、シリコン窒化膜５を順次
エッチングする。この際のエッチングは、まず、層間膜
１１のエッチング時ではシリコン窒化膜５との選択比の
とれる条件で行い、シリコン窒化膜５のエッチング時で
はシリコン基板１と素子分離２との選択比のとれる条件
で行う。その後、コンタクト１２内部を、例えばタング
ステンを用いて埋設し、続いて、配線１３を形成する。
１を形成し、続いて、コンタクト１２を形成するための
レジストパターンを形成する。その後、レジストパター
ンをマスクとして層間膜１１、シリコン窒化膜５を順次
エッチングする。この際のエッチングは、まず、層間膜
１１のエッチング時ではシリコン窒化膜５との選択比の
とれる条件で行い、シリコン窒化膜５のエッチング時で
はシリコン基板１と素子分離２との選択比のとれる条件
で行う。その後、コンタクト１２内部を、例えばタング
ステンを用いて埋設し、続いて、配線１３を形成する。
【００２８】上述したように、本発明の第２の実施例で
は、ＬＤＤ領域１０の形成をソース、ドレイン領域３の
形成工程において形成するため、従ってサイドウォール
７を除去する工程を行う必要がなく、前記した第１の実
施例と比較して製造コストを低減することが可能であ
る。
は、ＬＤＤ領域１０の形成をソース、ドレイン領域３の
形成工程において形成するため、従ってサイドウォール
７を除去する工程を行う必要がなく、前記した第１の実
施例と比較して製造コストを低減することが可能であ
る。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ゲート長の制御をサイドウォールにより行うため、ゲー
ト長をリソグラフィーの限界よりも小さくすることがで
き、また、チャネル部は基板を掘って形成しているた
め、トランジスタのチャネルを拡散層であるソース、ド
レイン領域よりも低い位置に形成することができるた
め、短チャネル効果を抑制することができるという効果
を奏する。
ゲート長の制御をサイドウォールにより行うため、ゲー
ト長をリソグラフィーの限界よりも小さくすることがで
き、また、チャネル部は基板を掘って形成しているた
め、トランジスタのチャネルを拡散層であるソース、ド
レイン領域よりも低い位置に形成することができるた
め、短チャネル効果を抑制することができるという効果
を奏する。
【００３０】更に、シリコン窒化膜をストッパーとして
コンタクトを形成しているため、コンタクトを素子分離
領域上に開口する場合でも、コンタクトのエッチングに
よって素子分離領域がエッチングされることを抑えるこ
とができるため、コンタクトとシリコン基板間のリーク
電流を抑制することもできる。
コンタクトを形成しているため、コンタクトを素子分離
領域上に開口する場合でも、コンタクトのエッチングに
よって素子分離領域がエッチングされることを抑えるこ
とができるため、コンタクトとシリコン基板間のリーク
電流を抑制することもできる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図２】本発明の第２の実施例に係る半導体装置の製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図３】従来の半導体装置の製造方法を説明するための
工程断面図である。
工程断面図である。
１ シリコン基板 ２ 素子分離 ３ ソースドレイン領域 ４ シリコン酸化膜 ５ シリコン窒化膜 ６ レジストパターン ７ サイドウォール ８ ゲート酸化膜 ９ ゲート電極 １０ ＬＤＤ領域 １１ 層間膜 １２ コンタクト １３ 配線 １４ しきい値電圧制御用の不純物 １５ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78
Claims (4)
- 【請求項１】（ａ）半導体基板上に素子分離領域を形成
する工程と、 （ｂ）イオン注入によりトランジスタのソース／ドレイ
ン層を形成する工程と、 （ｃ）シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、 （ｄ）レジストパターンをマスクとして、前記シリコン
窒化膜と前記シリコン酸化膜と前記ソース／ドレイン層
とをエッチングして、前記半導体基板に達する深さの溝
を形成する工程と、 （ｅ）前記溝の内壁にサイドウォールを形成する工程
と、 （ｆ）前記溝の前記サイドウォールに挟まれた空隙にゲ
ート電極となる第１の導電部材を埋め込む工程と、 （ｇ）前記サイドウォールを除去する工程と、 （ｈ）前記サイドウォールを除去した領域を通してイオ
ンを注入し、低濃度ドレイン層を形成する工程と、 （ｉ）前記半導体基板全体に層間膜を形成する工程と、 （ｊ）前記層間膜と前記シリコン窒化膜と前記シリコン
酸化膜とをエッチングにより貫通し、コンタクト孔を形
成する工程と、 （ｋ）前記コンタクト孔内部を第２の導電部材で埋設し
た後、所定の配線を形成する工程、とを含む、ことを特
徴とする半導体装置の製造方法。 - 【請求項２】（ａ）半導体基板上に素子分離領域を形成
する工程と、 （ｂ）イオン注入により低濃度ドレイン層とトランジス
タのソース／ドレイン層とをこの順に形成する工程と、 （ｃ）シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、 （ｄ）レジストパターンをマスクとして、前記シリコン
窒化膜と前記シリコン酸化膜と前記ソース／ドレイン層
とをエッチングして、前記低濃度ドレイン層に達する深
さの溝を形成する工程と、 （ｅ）前記溝の内壁にサイドウォールを形成する工程
と、 （ｆ）前記サイドウォールをマスクとして、不純物を注
入することにより、前記溝下部の低濃度ドレイン層を分
断する不純物領域を形成する工程と、 （ｇ）前記溝の前記サイドウォールに挟まれた空隙に、
ゲート電極となる第１の導電部材を埋め込む工程と、 （ｈ）前記サイドウォールを除去する工程と、 （ｉ）前記半導体基板全体に層間膜を形成する工程と、 （ｊ）前記層間膜と前記シリコン窒化膜と前記シリコン
酸化膜とをエッチングにより貫通し、コンタクト孔を形
成する工程と、 （ｋ）前記コンタクト孔内部を第２の導電部材で埋設し
た後、所定の配線を形成する工程、とを含む、ことを特
徴とする半導体装置の製造方法。 - 【請求項３】前記（ｆ）の工程の不純物領域を、ボロ
ン、フッ化ボロン、砒素又はリンのいずれかの不純物を
注入することにより形成する、ことを特徴とする請求項
２記載の半導体装置の製造方法。 - 【請求項４】前記（ｊ）の工程において、 前記層間膜をエッチングする際には、前記シリコン窒化
膜のエッチングレートが小さくなる条件でエッチングを
行い、 前記シリコン窒化膜をエッチングする際には、前記シリ
コン酸化膜と前記半導体基板のエッチングレートが小さ
くなる条件でエッチングを行う、ことを特徴とする請求
項１又は２に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36035798A JP3189817B2 (ja) | 1998-12-18 | 1998-12-18 | 半導体装置の製造方法 |
| KR1019990058474A KR20000048198A (ko) | 1998-12-18 | 1999-12-17 | 반도체 장치 및 그 제조 방법 |
| US09/465,745 US6566216B1 (en) | 1998-12-18 | 1999-12-17 | Method of manufacturing a trench transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36035798A JP3189817B2 (ja) | 1998-12-18 | 1998-12-18 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000183342A JP2000183342A (ja) | 2000-06-30 |
| JP3189817B2 true JP3189817B2 (ja) | 2001-07-16 |
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ID=18469061
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|---|---|---|---|
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|---|---|
| US (1) | US6566216B1 (ja) |
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| KR (1) | KR20000048198A (ja) |
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|---|---|---|---|---|
| CN103165453A (zh) * | 2011-12-12 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | 高介电金属栅mos及其制造方法 |
| US10376436B2 (en) * | 2017-09-04 | 2019-08-13 | Grupo Gayosso S.A. De C.V. | Conveyor mechanism with illuminated chamber for concealing coffin |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4860022B2 (ja) * | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| JP4813757B2 (ja) * | 2003-02-14 | 2011-11-09 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| KR100672763B1 (ko) * | 2003-12-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| US10224430B1 (en) * | 2017-12-06 | 2019-03-05 | International Business Machines Corporation | Thin film transistors with epitaxial source/drain and drain field relief |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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