JP3189817B2 - 半導体装置の製造方法 - Google Patents
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Description
方法に関する。
い、半導体素子各部、特にゲート長の寸法も縮小される
傾向にある。このような従来の半導体装置の製造方法に
ついて、図3を参照して説明する。図3(A)〜(D)
は、従来の半導体装置の製造方法を模式的に説明するた
めの工程断面図である。
基板1上に素子分離領域2を、例えばトレンチ分離形成
法を用いて形成し、続いて、ゲート酸化膜8を形成す
る。次に、図3(B)に示すように、ゲート電極9とな
る多結晶シリコン膜15等を形成し、続いて、ゲート電
極9形成のためのレジストパターン6を形成する。次
に、図3(C)に示すように、レジストパターン6をマ
スクとして多結晶シリコン膜15をエッチングし、その
後、イオン注入法を用いて、例えば、Nチャネル領域に
はヒ素又はリンを、Pチャネル領域にはボロン又はフッ
化ボロンを5E12cm― 2から2〜5E14cm-2の
ドーズ量で注入し、低濃度ドレイン(LDD:Ligh
tly Doped Drain)領域10を形成す
る。このLDD構造は、短チャネルトランジスタを形成
するためには有効な手法である。
ゲート電極9の外側にサイドウォール7を30nm〜1
00nmの厚さで形成する。その後、イオン注入法によ
り、例えば、Nチャネル領域であればヒ素又はリンを、
Pチャネル領域であればボロン又はフッ化ボロンを1E
15cm― 2から2〜1E16cm― 2のドーズ量で注入
し、拡散層領域となるソース、ドレイン領域3を形成す
る。
1を形成し、続いて、コンタクト12を形成するための
レジストパターンを形成する。その後、レジストパター
ンをマスクとして層間膜11をエッチングする。この際
のエッチングは、シリコン酸化膜5と選択比のとれる条
件で行う。その後、コンタクト12内部を、例えばタン
グステンを用いて埋設し、続いて、配線13を形成して
半導体装置を製造する。
た従来の半導体装置の製造方法では、ゲート長をリソグ
ラフィーの限界よりも小さくすることはできず、また、
ソース、ドレイン領域3をゲート電極9よりも深く形成
しなければならないため、ソース、ドレイン領域3間の
耐圧が低下しパンチスルーが起こりやすくなるという短
チャネル効果を抑制することができないという問題があ
る。
口する場合、コンタクト12のエッチングの際に、素子
分離領域2がエッチングによって浸食されてしまうため
素子分離領域2が掘られてしまい、コンタクト12とシ
リコン基板1間のリークが発生してしまうという問題も
生じる。
のであって、その主たる目的は、短チャネル効果を抑制
し、コンタクトとシリコン基板間のリークを防止するこ
とができる半導体装置の製造方法を提供することにあ
る。
め、本発明は、第1の視点において、半導体装置の製造
方法を提供する。この製造方法は、(a)半導体基板上
に素子分離領域を形成する工程と、(b)イオン注入に
よりトランジスタのソース/ドレイン層を形成する工程
と、(c)シリコン酸化膜とシリコン窒化膜とをこの順
に積層する工程と、(d)レジストパターンをマスクと
して、前記シリコン窒化膜と前記シリコン酸化膜と前記
ソース/ドレイン層とをエッチングして、前記半導体基
板に達する深さの溝を形成する工程と、(e)前記溝の
内壁にサイドウォールを形成する工程と、(f)前記溝
の前記サイドウォールに挟まれた空隙にゲート電極とな
る第1の導電部材を埋め込む工程と、(g)前記サイド
ウォールを除去する工程と、(h)前記サイドウォール
を除去した領域を通してイオンを注入し、低濃度ドレイ
ン層を形成する工程と、(i)前記半導体基板全体に層
間膜を形成する工程と、(j)前記層間膜と前記シリコ
ン窒化膜と前記シリコン酸化膜とをエッチングにより貫
通し、コンタクト孔を形成する工程と、(k)前記コン
タクト孔内部を第2の導電部材で埋設した後、所定の配
線を形成する工程、とを含む。
導体装置の製造方法を提供する。この製造方法は、
(a)半導体基板上に素子分離領域を形成する工程と、
(b)イオン注入により低濃度ドレイン層とトランジス
タのソース/ドレイン層とをこの順に形成する工程と、
(c)シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、(d)レジストパターンをマスクとし
て、前記シリコン窒化膜と前記シリコン酸化膜と前記ソ
ース/ドレイン層とをエッチングして、前記低濃度ドレ
イン層に達する深さの溝を形成する工程と、(e)前記
溝の内壁にサイドウォールを形成する工程と、(f)前
記サイドウォールをマスクとして、不純物を注入するこ
とにより、前記溝下部の低濃度ドレイン層を分断する不
純物領域を形成する工程と、(g)前記溝の前記サイド
ウォールに挟まれた空隙に、ゲート電極となる第1の導
電部材を埋め込む工程と、(h)前記サイドウォールを
除去する工程と、(i)前記半導体基板全体に層間膜を
形成する工程と、(j)前記層間膜と前記シリコン窒化
膜と前記シリコン酸化膜とをエッチングにより貫通し、
コンタクト孔を形成する工程と、(k)前記コンタクト
孔内部を第2の導電部材で埋設した後、所定の配線を形
成する工程、とを含む。
法は、その好ましい一実施の形態において、半導体装置
の製造方法を提供する。この製造方法は、(a)半導体
基板上に素子分離領域を形成する工程と、(b)イオン
注入によりトランジスタのソース/ドレイン層(図1の
3)を形成する工程と、(c)シリコン酸化膜(図1の
4)とシリコン窒化膜(図1の5)とをこの順に積層す
る工程と、(d)レジストパターンをマスクとして、前
記シリコン窒化膜と前記シリコン酸化膜と前記ソース/
ドレイン層とをエッチングして、前記半導体基板に達す
る深さの溝を形成する工程と、(e)前記溝の内壁にサ
イドウォールを形成する工程と、(f)前記溝の前記サ
イドウォールに挟まれた空隙にゲート電極(図1の9)
となる第1の導電部材を埋め込む工程と、(g)前記サ
イドウォールを除去する工程と、(h)前記サイドウォ
ールを除去した領域を通してイオンを注入し、低濃度ド
レイン層(図1の10)を形成する工程と、(i)前記
半導体基板全体に層間膜を形成する工程と、(j)前記
層間膜と前記シリコン窒化膜と前記シリコン酸化膜とを
エッチングにより貫通し、コンタクト孔を形成する工程
と、(k)前記コンタクト孔内部を第2の導電部材で埋
設した後、所定の配線を形成する工程、とを含むことに
より、ゲート長の縮小化に伴う短チャネル効果を抑制す
る半導体装置を製造することができる。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
に係る半導体装置の製造方法について、図1を参照して
説明する。図1(A)〜(D)は、本発明の第1の実施
例の半導体装置の製造方法を模式的に説明するための工
程断面図である。
基板1上に素子分離領域2を、例えばトレンチ分離形成
法を用いて形成し、その後、イオン注入法により、例え
ば、Nチャネル領域であればヒ素又はリンを、Pチャネ
ル領域であればボロン又はフッ化ボロンを1E15cm
― 2〜1E16cm― 2のドーズ量で注入し、拡散層領域
となるソース、ドレイン領域3を形成する。
シリコン酸化膜4を熱酸化により5nm〜30nmの膜
厚で形成し、シリコン窒化膜をCVD法等により50n
m〜200nmの膜厚で形成する。続いて、ゲート電極
9b形成のためのレジストパターン6を形成する。その
後、レジストパターン6をマスクとしてシリコン窒化膜
5、シリコン酸化膜4及びシリコン基板1を順次ドライ
エッチングにより異方性エッチングを行い、溝部を形成
する。なお、シリコン基板1のエッチング量は、ソー
ス、ドレイン領域3よりも深くエッチングされるように
調整する。
リコン酸化膜を用いて溝部の内側にサイドウォール7を
30nm〜100nmの厚さで形成する。続いて、ゲー
ト酸化膜8を熱酸化により2nm〜5nmの膜厚で形成
した後、ゲート電極9を形成するために、例えばCVD
法により多結晶シリコンを厚さ10nm〜50nm堆積
し、エッチバックする。なお、この際のエッチバック
は、例えばCMP法を用い表面に形成されているシリコ
ン窒化膜5をエッチングストッパーとすることで形成す
ることができる。
ォール7をエッチング除去し、続いて、イオン注入法を
用いて、例えばNチャネル領域にはヒ素又はリンを、P
チャネル領域にはボロン又はフッ化ボロンを5E12c
m― 2〜5E14cm― 2のドーズ量で注入し、LDD領
域10を形成する。
ンタクト12を形成するためのレジストパターンを形成
する。その後、レジストパターンをマスクとして層間膜
11、シリコン窒化膜5を順次エッチングする。この際
のエッチングは、まず、層間膜11のエッチング時はシ
リコン窒化膜5との選択比が確保できる条件で行い、シ
リコン窒化膜5のエッチング時にはシリコン基板1と素
子分離2との選択比が確保できる条件で行う。その後、
コンタクト12内部を、例えばタングステンを用いて埋
設し、続いて、配線13を形成する。
(C)に示すように、ゲート電極9の形成時に、サイド
ウォール7によりゲート長を制御することができる。例
えば、ゲート電極9形成のためのレジストパターン6が
0.2μmの時、サイドウォール幅を0.05μmとす
ることによって、0.1μmのゲート長の半導体装置を
形成することができる。また、ゲート電極9形成前の溝
部の形成時に、シリコン基板1の掘れ量をソース、ドレ
イン領域3よりも深く掘ることによって、トランジスタ
のチャネル領域がソース、ドレイン領域3よりも深い位
置に形成され、トランジスタの短チャネル効果を抑制す
ることができる。
クト12のエッチングにおいて、層間膜11のエッチン
グ時はシリコン酸化膜5と選択比がとれる条件で行い、
シリコン窒化膜5のエッチング時にはシリコン基板1と
素子分離2との選択比のとれる条件で行うため、例え
ば、コンタクト12が素子分離2の上に開口する場合で
あっても素子分離2が削られることがないため、コンタ
クト12とシリコン基板1との間のリーク電流を抑制す
ることが可能となる。
に係る半導体装置の製造方法について、図2を参照して
説明する。図2(A)〜(D)は、本発明の第2の実施
例の半導体装置の製造方法を模式的に説明するための工
程断面図である。
基板1上に素子分離領域2を、例えばトレンチ分離形成
法を用いて形成し、続いて、イオン注入法を用いて、例
えばNチャネル領域にはヒ素又はリンを、Pチャネル領
域にはボロン又はフッ化ボロンを5E12cm― 2〜5
E14cm― 2のドーズ量で注入し、LDD領域10を
形成する。その後、イオン注入法により、例えば、Nチ
ャネル領域であればヒ素又はリンを、Pチャネル領域で
あればボロン又はフッ化ボロンを1E15cm― 2〜1
E16cm― 2のドーズ量で注入し、拡散層領域となる
ソース、ドレイン領域3を形成する。
ば、シリコン酸化膜4を熱酸化により5nm〜30nm
の膜厚で形成し、シリコン窒化膜をCVD法により50
nm〜200nmの膜厚で形成する。続いて、ゲート電
極9b形成のためのレジストパターン6を形成する。そ
の後、レジストパターン6をマスクとしてシリコン窒化
膜5、シリコン酸化膜4及びシリコン基板1を順次ドラ
イエッチングにより異方性エッチングを行い、溝部を形
成する。なお、この際のシリコン基板1のエッチング量
は、LDD領域10よりは浅く、ソース、ドレイン領域
3よりは深くなるようにエッチングする。
リコン酸化膜を用いて溝部の内側にサイドウォール7を
30nm〜100nmの厚さで形成する。その後、イオ
ン注入法を用いて、例えばボロン、フッ化ボロン、砒
素、リンなどの不純物14を溝部に打ち込むことによ
り、トランジスタのしきい値電圧を制御する。続いて、
ゲート酸化膜8を熱酸化により2nm〜5nmの膜厚で
形成し、その後、ゲート電極9を形成するために、例え
ばCVD法により多結晶シリコンを厚さ10nm〜50
nm堆積し、エッチバックする。この際のエッチバック
は、例えばCMP法を用いて表面に形成されているシリ
コン窒化膜5をエッチングストッパーにすることで形成
することができる。
1を形成し、続いて、コンタクト12を形成するための
レジストパターンを形成する。その後、レジストパター
ンをマスクとして層間膜11、シリコン窒化膜5を順次
エッチングする。この際のエッチングは、まず、層間膜
11のエッチング時ではシリコン窒化膜5との選択比の
とれる条件で行い、シリコン窒化膜5のエッチング時で
はシリコン基板1と素子分離2との選択比のとれる条件
で行う。その後、コンタクト12内部を、例えばタング
ステンを用いて埋設し、続いて、配線13を形成する。
は、LDD領域10の形成をソース、ドレイン領域3の
形成工程において形成するため、従ってサイドウォール
7を除去する工程を行う必要がなく、前記した第1の実
施例と比較して製造コストを低減することが可能であ
る。
ゲート長の制御をサイドウォールにより行うため、ゲー
ト長をリソグラフィーの限界よりも小さくすることがで
き、また、チャネル部は基板を掘って形成しているた
め、トランジスタのチャネルを拡散層であるソース、ド
レイン領域よりも低い位置に形成することができるた
め、短チャネル効果を抑制することができるという効果
を奏する。
コンタクトを形成しているため、コンタクトを素子分離
領域上に開口する場合でも、コンタクトのエッチングに
よって素子分離領域がエッチングされることを抑えるこ
とができるため、コンタクトとシリコン基板間のリーク
電流を抑制することもできる。
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
工程断面図である。
Claims (4)
- 【請求項1】(a)半導体基板上に素子分離領域を形成
する工程と、 (b)イオン注入によりトランジスタのソース/ドレイ
ン層を形成する工程と、 (c)シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、 (d)レジストパターンをマスクとして、前記シリコン
窒化膜と前記シリコン酸化膜と前記ソース/ドレイン層
とをエッチングして、前記半導体基板に達する深さの溝
を形成する工程と、 (e)前記溝の内壁にサイドウォールを形成する工程
と、 (f)前記溝の前記サイドウォールに挟まれた空隙にゲ
ート電極となる第1の導電部材を埋め込む工程と、 (g)前記サイドウォールを除去する工程と、 (h)前記サイドウォールを除去した領域を通してイオ
ンを注入し、低濃度ドレイン層を形成する工程と、 (i)前記半導体基板全体に層間膜を形成する工程と、 (j)前記層間膜と前記シリコン窒化膜と前記シリコン
酸化膜とをエッチングにより貫通し、コンタクト孔を形
成する工程と、 (k)前記コンタクト孔内部を第2の導電部材で埋設し
た後、所定の配線を形成する工程、とを含む、ことを特
徴とする半導体装置の製造方法。 - 【請求項2】(a)半導体基板上に素子分離領域を形成
する工程と、 (b)イオン注入により低濃度ドレイン層とトランジス
タのソース/ドレイン層とをこの順に形成する工程と、 (c)シリコン酸化膜とシリコン窒化膜とをこの順に積
層する工程と、 (d)レジストパターンをマスクとして、前記シリコン
窒化膜と前記シリコン酸化膜と前記ソース/ドレイン層
とをエッチングして、前記低濃度ドレイン層に達する深
さの溝を形成する工程と、 (e)前記溝の内壁にサイドウォールを形成する工程
と、 (f)前記サイドウォールをマスクとして、不純物を注
入することにより、前記溝下部の低濃度ドレイン層を分
断する不純物領域を形成する工程と、 (g)前記溝の前記サイドウォールに挟まれた空隙に、
ゲート電極となる第1の導電部材を埋め込む工程と、 (h)前記サイドウォールを除去する工程と、 (i)前記半導体基板全体に層間膜を形成する工程と、 (j)前記層間膜と前記シリコン窒化膜と前記シリコン
酸化膜とをエッチングにより貫通し、コンタクト孔を形
成する工程と、 (k)前記コンタクト孔内部を第2の導電部材で埋設し
た後、所定の配線を形成する工程、とを含む、ことを特
徴とする半導体装置の製造方法。 - 【請求項3】前記(f)の工程の不純物領域を、ボロ
ン、フッ化ボロン、砒素又はリンのいずれかの不純物を
注入することにより形成する、ことを特徴とする請求項
2記載の半導体装置の製造方法。 - 【請求項4】前記(j)の工程において、 前記層間膜をエッチングする際には、前記シリコン窒化
膜のエッチングレートが小さくなる条件でエッチングを
行い、 前記シリコン窒化膜をエッチングする際には、前記シリ
コン酸化膜と前記半導体基板のエッチングレートが小さ
くなる条件でエッチングを行う、ことを特徴とする請求
項1又は2に記載の半導体装置の製造方法。
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- 1999-12-17 KR KR1019990058474A patent/KR20000048198A/ko active Search and Examination
- 1999-12-17 US US09/465,745 patent/US6566216B1/en not_active Expired - Fee Related
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