KR20000048198A - 반도체 장치 및 그 제조 방법 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 단채널 효과를 억제하여, 컨택트와 실리콘 기판 사이의 누설을 방지할 수 있는 반도체 장치 및 그 제조 방법의 제공을 목적으로 한다.
소스 드레인 영역(도 1의 3), 실리콘 산화막(도 1의 4) 및 실리콘 질화막(도 1의 5)이 차례로 형성된 실리콘 기판에, 이들을 관통하여 소스 드레인 영역을 분단하는 홈을 구비하고, 홈의 내부에는 그 측벽으로부터 격리되도록 형성된 기둥형 게이트 전극(도 1의 9)을 구비하며, 홈 바닥부의 게이트 전극이 배치되어 있지 않은 영역에 LDD 영역(도 1의 10)을 형성함으로써, 게이트 길이의 축소화에 따른 단채널 효과를 억제한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND A PROCESS FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 미세화·고속화에 따라, 반도체 소자 각부, 특히 게이트 길이의 치수도 축소되는 경향이 있다. 이러한 종래의 반도체 장치의 제조 방법에 대해, 도 3을 참조하여 설명한다. 도 3의 (A)∼(D)는, 종래의 반도체 장치의 제조 방법을 모식적으로 설명하기 위한 공정 단면도이다.
우선, 도 3의 (A)에 도시된 바와 같이, 실리콘 기판(1) 상에 소자 분리 영역(2)을 예를 들면 트렌치 분리 형성법을 이용하여 형성하고, 계속해서 게이트 산화막(8)을 형성한다. 다음에, 도 3의 (B)에 도시된 바와 같이, 게이트 전극(9)이 되는 다결정 실리콘막(15) 등을 형성하고, 계속해서 게이트 전극(9) 형성을 위한 레지스트 패턴(6)을 형성한다. 다음에, 도 3의 (C)에 도시한 바와 같이, 레지스트 패턴(6)을 마스크로 하여 다결정 실리콘막(15)을 에칭하고, 그 후 이온 주입법을 이용하여 예를 들면, N채널 영역에는 비소 또는 인을, P채널 영역에는 붕소 또는 불화붕소를 5E12 ㎝-2내지 2∼5E14 ㎝-2의 주입량으로 주입하여 저농도 드레인(LDD: Lightly Doped Drain) 영역(10)을 형성한다. 이 LDD 구조는, 단채널 트랜지스터를 형성하는데 효과적인 방법이다.
계속해서, 예를 들면 실리콘 산화막을 이용하여, 게이트 전극(9)의 외측에 측벽(7)을 30㎚∼100㎚의 두께로 형성한다. 그 후, 이온 주입법에 의해 예를 들면, N채널 영역이면 비소 또는 인을, P채널 영역이면 붕소 또는 불화붕소를 1E15 ㎝-2내지 2∼1E16 ㎝-2의 주입량으로 주입하고, 확산층 영역이 되는 소스, 드레인 영역(3)을 형성한다.
다음에는, 도 3의 (D)에 도시된 바와 같이, 층간막(11)을 형성하고, 계속해서 컨택트(12)를 형성하기 위한 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴을 마스크로 하여 층간막(11)을 에칭한다. 이 때의 에칭은 실리콘 산화막(5)과 선택비가 얻어지는 조건에서 행한다. 그 후, 컨택트(12) 내부를 예를 들면 텅스텐을 이용하여 매립하고, 계속해서 배선(13)을 형성하여 반도체 장치를 제조한다.
그러나, 상술한 종래의 반도체 장치의 제조 방법에서는, 게이트 길이를 리소그래피의 한계보다도 작게 하는 것은 불가능하고, 또한 소스, 드레인 영역(3)을 게이트 전극(9)보다도 깊게 형성해야만 하기 때문에, 소스, 드레인 영역(3) 사이의 내압이 저하하여 펀치스루가 발생하기 쉽게 되는 단채널 효과를 억제할 수 없다는 문제가 있다.
또한, 컨택트(12)를 소자 분리(2) 상에 개구하는 경우, 컨택트(12)의 에칭 시에, 소자 분리 영역(2)이 에칭에 의해 침식되기 때문에 소자 분리 영역(2)이 생기게 되어, 컨택트(12)와 실리콘 기판(1) 사이의 누설이 발생하게 된다고 하는 문제도 생긴다.
본 발명은, 상기 문제점에 감안하여 이루어진 것으로, 그 주된 목적은 단채널 효과를 억제하고, 컨택트와 실리콘 기판 사이의 누설을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 제1 시점에 있어서, 반도체 기판의 소자 분리 영역에 끼워진 영역에 소스/드레인층, 실리콘 산화막 및 실리콘 질화막이 차례로 형성되고, 상기 소스/드레인층, 상기 실리콘 산화막 및 상기 실리콘 질화막을 관통하여 상기 반도체 기판에 도달하는 깊이의 홈을 구비하고, 상기 홈의 내부에는 상기 홈의 측벽과 격리되도록 형성되고 또한 게이트 산화막을 통해 상기 반도체 기판에 접촉하는 기둥형 게이트 전극을 구비하며, 상기 반도체 기판과 상기 홈이 접하는 영역 중 상기 게이트 전극으로 덮혀 있지 않은 영역에는 저농도 드레인층이 형성된다.
또한, 본 발명은 제2 시점에 있어서, 반도체 기판의 소자 분리 영역에 끼워진 영역에 저농도 드레인층, 소스/드레인층, 실리콘 산화막 및 실리콘 질화막이 차례로 형성되고, 상기 소스/드레인층, 상기 실리콘 산화막 및 상기 실리콘 질화막을 관통하여 상기 저농도 드레인층에 도달하는 깊이의 홈을 구비하고, 상기 홈의 내부에는 상기 홈의 측벽과 격리되도록 형성되고 또한 게이트 산화막을 통해 상기 반도체 기판에 접촉하는 기둥형 게이트 전극을 구비하고, 상기 반도체 기판과 상기 홈이 접하는 영역 중 상기 게이트 전극의 하부에 상기 저농도 드레인층을 분단하는 불순물 영역이 형성된다.
또한, 본 발명은 제3 시점에 있어서, 반도체 장치의 제조 방법을 제공한다. 반도체 제조 방법은, (a) 반도체 기판 상에 소자 분리 영역을 형성하는 공정, (b) 이온 주입에 의해 트랜지스터의 소스/드레인층을 형성하는 공정, (c) 실리콘 산화막과 실리콘 질화막을 차례로 적층하는 공정, (d) 레지스트 패턴을 마스크로 하여 상기 실리콘 질화막, 상기 실리콘 산화막 및 상기 소스/드레인층을 에칭함으로써, 상기 반도체 기판에 도달하는 깊이의 홈을 형성하는 공정, (e) 상기 홈의 내벽에 측벽을 형성하는 공정, (f) 상기 홈의 상기 측벽에 끼워진 공극에 게이트 전극이 되는 제1 도전 부재를 매립하는 공정, (g) 상기 측벽을 제거하는 공정, (h) 상기 측벽을 제거한 영역을 통해 이온을 주입하여, 저농도 드레인층을 형성하는 공정, (i) 상기 반도체 기판 전체에 층간막을 형성하는 공정, (j) 상기 층간막, 상기 실리콘 질화막 및 상기 실리콘 산화막을 에칭에 의해 관통시킴으로써 컨택트홀을 형성하는 공정, 및 (k) 상기 컨택트홀 내부를 제2 도전 부재로 매립한 후, 소정의 배선을 형성하는 공정을 포함한다.
또한, 본 발명은 제4 시점에 있어서, 반도체 장치의 제조 방법을 제공한다. 이 제조 방법은, (a) 반도체 기판 상에 소자 분리 영역을 형성하는 공정, (b) 이온주입에 의해 저농도 드레인층 및 트랜지스터의 소스/드레인층을 차례로 형성하는 공정, (c) 실리콘 산화막과 실리콘 질화막을 차례로 적층하는 공정, (d) 레지스트 패턴을 마스크로 하여 상기 실리콘 질화막, 상기 실리콘 산화막 및 상기 소스/드레인층을 에칭함으로써 상기 저농도 드레인층에 도달하는 깊이의 홈을 형성하는 공정, (e) 상기 홈의 내벽에 측벽을 형성하는 공정, (f) 상기 측벽을 마스크로 하여 불순물을 주입함으로써 상기 홈 하부의 저농도 드레인층을 분단하는 불순물 영역을 형성하는 공정, (g) 상기 홈의 상기 측벽에 끼워진 공극에 게이트 전극이 되는 제1 도전 부재를 매립하는 공정, (h) 상기 측벽을 제거하는 공정, (i) 상기 반도체 기판 전체에 층간막을 형성하는 공정, (j) 상기 층간막, 상기 실리콘 질화막 및 상기 실리콘 산화막을 에칭에 의해 관통하여 컨택트홀을 형성하는 공정, 및 (k) 상기 컨택트홀 내부를 제2 도전 부재로 매립한 후 소정의 배선을 형성하는 공정을 포함한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 설명하기 위한 공정 단면도.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 설명하기 위한 공정 단면도.
도 3은 종래의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 소자 분리
3 : 소스 드레인 영역
4 : 실리콘 산화막
5 : 실리콘 질화막
6 : 레지스트 패턴
7 : 측벽
8 : 게이트 산화막
9 : 게이트 전극
10 : LDD 영역
11 : 층간막
12 : 컨택트
13 : 배선
14 : 임계치 전압 제어용 불순물
15 : 다결정 실리콘막
본 발명에 따른 반도체 장치는, 그 바람직한 일 실시 형태에 있어서, 소스 드레인 영역(도 1의 3), 실리콘 산화막(도 1의 4), 실리콘 질화막(도 1의 5)이 차례로 형성된 실리콘 기판에, 이들을 관통하여 소스 드레인 영역을 분단하는 홈을 구비하고, 홈의 내부에는 그 측벽으로부터 격리되도록 형성된 기둥형 게이트전극(도 1의 9)를 구비하며, 홈 바닥부의 게이트 전극이 배치되어 있지 않은 영역에는 LDD 영역(도 1의 10)을 형성함으로써, 게이트 길이의 축소화에 따른 단채널 효과를 억제한다.
[실시예]
상기한 본 발명의 실시 형태에 대해 보다 상세히 설명하기 위해, 본 발명의 실시예에 대하여 도면을 참조하여 이하에 설명한다.
[실시예 1]
우선, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해, 도 1을 참조하여 설명한다. 도 1의 (A)∼(D)는, 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 모식적으로 설명하기 위한 공정 단면도이다.
우선, 도 1의 (A)에 도시된 바와 같이, 실리콘 기판(1) 상에 소자 분리 영역(2)을 예를 들면 트렌치 분리 형성법을 이용하여 형성하고, 그 후 이온 주입법에 의해, 예를 들면 N채널 영역이면 비소 또는 인을, P채널 영역이면 붕소 또는 불화붕소를 1E15㎝-2내지 1E16㎝-2의 주입량으로 주입하여 확산층 영역이 되는 소스, 드레인 영역(3)을 형성한다.
다음에, 도 1의 (B)에 도시된 바와 같이, 예를 들면 실리콘 산화막(4)을 열산화에 의해 5㎚∼30㎚의 막 두께로 형성하고, 실리콘 질화막을 CVD법 등에 의해 50㎚∼200㎚의 막 두께로 형성한다. 계속해서, 게이트 전극(9b) 형성을 위한 레지스트 패턴(6)을 형성한다. 그 후, 레지스트 패턴(6)을 마스크로 하여 실리콘 질화막(5), 실리콘 산화막(4) 및 실리콘 기판(1)을 차례로 드라이 에칭에 의해 이방성 에칭함으로써 홈부를 형성한다. 또, 실리콘 기판(1)의 에칭량은 소스, 드레인 영역(3)보다도 깊게 에칭되도록 조정한다.
다음에, 도 1의 (C)에 도시된 바와 같이, 예를 들면 실리콘 산화막을 이용하여 홈부의 내측에 측벽(7)을 30㎚∼100㎚의 두께로 형성한다. 계속해서, 게이트 산화막(8)을 열산화에 의해 2㎚∼5㎚의 막 두께로 형성한 후, 게이트 전극(9)을 형성하기 위해 예를 들면 CVD법에 의해 다결정 실리콘을 두께 10㎚∼ 50㎚로 퇴적하여 에치백한다. 또, 이 때의 에치백은, 예를 들면 CMP법을 이용하여 표면에 형성되어 있는 실리콘 질화막(5)을 에칭 스토핑함으로써 형성할 수 있다.
다음에, 도 1의 (D)에 도시된 바와 같이, 측벽(7)을 에칭 제거하고, 계속해서 이온 주입법을 이용하여 예를 들면 N채널 영역에는 비소 또는 인을, P채널 영역에는 붕소 또는 불화붕소를 5E12㎝-2내지 5E14㎝-2의 주입량으로 주입함으로써 LDD 영역(10)을 형성한다.
그 후, 층간막(11)을 형성하고, 계속해서 컨택트(12)를 형성하기 위한 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴을 마스크로 하여 층간막(11) 및 실리콘 질화막(5)을 차례로 에칭한다. 이 때의 에칭은, 우선 층간막(11)의 에칭 시에는 실리콘 질화막(5)과의 선택비를 확보할 수 있는 조건으로 행하고, 실리콘 질화막(5)의 에칭 시에는 실리콘 기판(1)과 소자 분리(2)와의 선택비를 확보할 수 있는 조건으로 행한다. 그 후, 컨택트(12) 내부를 예를 들면 텅스텐을 이용하여 매립하고, 계속해서 배선(13)을 형성한다.
상술한 바와 같이, 본 실시예에 의하면 도 1의 (C)에 도시된 바와 같이, 게이트 전극(9)의 형성 시에 측벽(7)에 의해 게이트 길이를 제어할 수 있다. 예를 들면, 게이트 전극(9) 형성을 위한 레지스트 패턴(6)이 0.2㎛일 때, 측벽 폭을 0.05㎛으로 함으로써, 0.1㎛의 게이트 길이를 갖는 반도체 장치를 형성할 수 있다. 또한, 게이트 전극(9) 형성 전 홈부를 형성할 때, 실리콘 기판(1)의 굴착량을 소스, 드레인 영역(3)보다도 깊게 형성함으로써, 트랜지스터의 채널 영역이 소스, 드레인 영역(3)보다도 깊은 위치에 형성되어, 트랜지스터의 단채널 효과를 억제할 수 있다.
또한, 도 1의 (D)에 도시된 바와 같이, 컨택트(12)의 에칭에 있어서, 층간막(11)의 에칭 시에는 실리콘 산화막(5)과 선택비가 얻어지는 조건으로 행하고, 실리콘 질화막(5)의 에칭 시에는 실리콘 기판(1)과 소자 분리(2)와의 선택비가 얻어지는 조건으로 행하기 때문에, 예를 들면, 컨택트(12)가 소자 분리(2) 상에 개구되는 경우에도 소자 분리(2)가 마모되지 않기 때문에, 컨택트(12)와 실리콘 기판(1) 사이의 누설 전류를 억제하는 것이 가능해진다.
[실시예 2]
다음에, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해, 도 2를 참조하여 설명한다. 도 2의 (A)∼(D)는, 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 모식적으로 설명하기 위한 공정 단면도이다.
우선, 도 2의 (A)에 도시된 바와 같이, 실리콘 기판(1) 상에 소자 분리 영역(2)을, 예를 들면 트렌치 분리 형성법을 이용하여 형성하고, 계속해서 이온 주입법을 이용하여 예를 들면 N채널 영역에는 비소 또는 인을, P채널 영역에는 붕소 또는 불화붕소를 5E12㎝-2내지 5E14㎝-2의 주입량으로 주입하여 LDD 영역(10)을 형성한다. 그 후, 이온 주입법에 의해, 예를 들면 N채널 영역이면 비소 또는 인을, P채널 영역이면 붕소 또는 불화붕소를 1E15㎝-2내지 1E16㎝-2의 주입량으로 주입하여 확산층 영역이 되는 소스, 드레인 영역(3)을 형성한다.
다음에, 도 2의 (B)에 도시된 바와 같이, 예를 들면 실리콘 산화막(4)을 열산화에 의해 5㎚∼30㎚의 막 두께로 형성하고, 실리콘 질화막을 CVD법에 의해 50㎚∼200㎚의 막 두께로 형성한다. 계속해서, 게이트 전극(9b) 형성을 위한 레지스트패턴(6)을 형성한다. 그 후, 레지스트 패턴(6)을 마스크로 하여 실리콘 질화막(5), 실리콘 산화막(4) 및 실리콘 기판(1)을 차례로 드라이 에칭에 의해 이방성 에칭함으로써 홈부를 형성한다. 또, 이 때의 실리콘 기판(1)의 에칭량은, LDD 영역(10)보다는 얕고, 소스, 드레인 영역(3)보다는 깊게 되도록 에칭한다.
다음에, 도 2의 (C)에 도시된 바와 같이, 예를 들면 실리콘 산화막을 이용하여 홈부의 내측에 측벽(7)을 30㎚∼100㎚의 두께로 형성한다. 그 후, 이온 주입법을 이용하여, 예를 들면 붕소, 불화붕소, 비소, 인 등의 불순물(14)을 홈부에 주입함으로써, 트랜지스터의 임계치 전압을 제어한다. 계속해서, 게이트 산화막(8)을 열산화에 의해 2㎚∼5㎚의 막 두께로 형성하고, 그 후 게이트 전극(9)을 형성하기 위해 예를 들면 CVD법에 의해 다결정 실리콘을 두께 10㎚∼50㎚ 퇴적하고, 에치백한다. 이 때의 에치백은, 예를 들면 CMP법을 이용하여 표면에 형성되어 있는 실리콘 질화막(5)을 에칭 스토핑함으로써 형성할 수 있다.
다음에, 도 2의 (D)에 도시된 바와 같이, 층간막(11)을 형성하고, 계속해서 컨택트(12)를 형성하기 위한 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴을 마스크로 하여 층간막(11), 실리콘 질화막(5)을 차례로에칭한다. 이 때의 에칭은 우선 층간막(11)의 에칭 시에는 실리콘 질화막(5)과의 선택비가 얻어지는 조건으로 행하고, 실리콘 질화막(5)의 에칭 시에는 실리콘 기판(1)과 소자 분리(2)와의 선택비가 얻어지는 조건으로 행한다. 그 후, 컨택트(12) 내부를 예를 들면 텅스텐을 이용하여 매립하고, 계속해서 배선(13)을 형성한다.
상술한 바와 같이, 본 발명의 제2 실시예에서는, LDD 영역(10)의 형성을 소스, 드레인 영역(3)의 형성 공정에서 형성하기 때문에, 측벽(7)을 제거하는 공정을 행할 필요가 없으므로 상기 제1 실시예와 비교하여 제조 비용을 저감할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면 게이트 길이의 제어를 측벽에 의해 행하기 때문에, 게이트 길이를 리소그래피의 한계보다도 작게 할 수 있고, 또한, 채널부는 기판을 파서 형성하고 있기 때문에, 트랜지스터의 채널을 확산층인 소스, 드레인 영역보다도 낮은 위치에 형성할 수 있기 때문에, 단채널 효과를 억제할 수 있다고 하는 효과를 발휘한다.
또한, 실리콘 질화막을 스토퍼로 이용하여 컨택트를 형성하고 있기 때문에, 컨택트를 소자 분리 영역 상에 개구하는 경우에서도, 컨택트의 에칭에 의해 소자 분리 영역이 에칭되는 것을 억제할 수 있기 때문에, 컨택트와 실리콘 기판 사이의 누설 전류를 억제하는 것도 가능하다.

Claims (9)

  1. 반도체 기판에 형성된 소스/드레인층을 분단하고 상기 반도체 기판에 도달하는 깊이의 홈을 구비하고,
    상기 홈의 내부에, 상기 홈의 측벽과 격리된 위치에 기둥형 게이트 전극이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 저농도 드레인(LDD)층과 소스/드레인층이 차례로 형성된 반도체 기판에, 상기 소스/드레인층을 분단하고 상기 저농도 드레인층에 도달하는 깊이의 홈을 구비하고,
    상기 홈의 하부에는, 상기 저농도 드레인층을 분단하고 상기 반도체 기판에 도달하는 불순물 영역을 구비하며,
    상기 홈의 내부에, 상기 홈의 측벽과 격리된 위치에 기둥형 게이트 전극이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 소자 분리 영역에 끼워진 영역에 소스/드레인층, 실리콘 산화막 및 실리콘 질화막이 차례로 형성되고,
    상기 소스/드레인층, 상기 실리콘 산화막 및 상기 실리콘 질화막을 관통하여 상기 반도체 기판에 도달하는 깊이의 홈을 구비하고,
    상기 홈의 내부에는, 상기 홈의 측벽과 격리되도록 형성되고 또한 게이트 산화막을 통해 상기 반도체 기판에 접촉하는 기둥형 게이트 전극을 구비하며,
    상기 반도체 기판과 상기 홈이 접하는 영역 중, 상기 게이트 전극으로 덮혀 있지 않은 영역에 저농도 드레인층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 소자 분리 영역에 끼워진 영역에 저농도 드레인층, 소스/드레인층, 실리콘 산화막 및 실리콘 질화막이 차례로 형성되고,
    상기 소스/드레인층, 상기 실리콘 산화막 및 상기 실리콘 질화막을 관통하고, 상기 저농도 드레인층에 도달하는 깊이의 홈을 구비하며,
    상기 홈의 내부에는 상기 홈의 측벽과 격리되도록 형성되며 게이트 산화막을 통해 상기 반도체 기판에 접촉하는 기둥형 게이트 전극을 구비하며,
    상기 반도체 기판과 상기 홈이 접하는 영역 중, 상기 게이트 전극의 하부에는 상기 저농도 드레인층을 분단하는 불순물 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항 또는 제4항에 있어서,
    상기 불순물 영역은 붕소, 불화붕소, 비소 또는 인 중 어느 한 불순물을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 소자 분리 영역을 형성하는 공정,
    (b) 이온 주입에 의해 트랜지스터의 소스/드레인층을 형성하는 공정,
    (c) 실리콘 산화막과 실리콘 질화막을 차례로 적층하는 공정,
    (d) 레지스트 패턴을 마스크로 하여, 상기 실리콘 질화막, 상기 실리콘 산화막 및 상기 소스/드레인층을 에칭함으로써 상기 반도체 기판에 도달하는 깊이의 홈을 형성하는 공정,
    (e) 상기 홈의 내벽에 측벽을 형성하는 공정,
    (f) 상기 홈의 상기 측벽에 끼워진 공극에 게이트 전극이 되는 제1 도전 부재를 매립하는 공정,
    (g) 상기 측벽을 제거하는 공정,
    (h) 상기 측벽을 제거한 영역을 통해 이온을 주입하여 저농도 드레인층을 형성하는 공정,
    (i) 상기 반도체 기판 전체에 층간막을 형성하는 공정,
    (j) 상기 층간막, 상기 실리콘 질화막 및 상기 실리콘 산화막을 에칭에 의해 관통시켜 컨택트홀을 형성하는 공정, 및
    (k) 상기 컨택트홀 내부를 제2 도전 부재로 매립한 후, 소정의 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 소자 분리 영역을 형성하는 공정,
    (b) 이온 주입에 의해 저농도 드레인층과 트랜지스터의 소스/드레인층을 차례로 형성하는 공정,
    (c) 실리콘 산화막과 실리콘 질화막을 차례로 적층하는 공정,
    (d) 레지스트 패턴을 마스크로 하여 상기 실리콘 질화막, 상기 실리콘 산화막 및 상기 소스/드레인층을 에칭함으로써, 상기 저농도 드레인층에 도달하는 깊이의 홈을 형성하는 공정,
    (e) 상기 홈의 내벽에 측벽을 형성하는 공정,
    (f) 상기 측벽을 마스크로 하여 불순물을 주입함으로써, 상기 홈 하부의 저농도 드레인층을 분단하는 불순물 영역을 형성하는 공정,
    (g) 상기 홈의 상기 측벽에 끼워진 공극에, 게이트 전극이 되는 제1 도전 부재를 매립하는 공정,
    (h) 상기 측벽을 제거하는 공정,
    (i) 상기 반도체 기판 전체에 층간막을 형성하는 공정,
    (j) 상기 층간막, 상기 실리콘 질화막 및 상기 실리콘 산화막을 에칭에 의해 관통시켜 컨택트홀을 형성하는 공정, 및
    (k) 상기 컨택트홀 내부를 제2 도전 부재로 매립한 후, 소정의 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (f) 공정의 불순물 영역은, 불소, 불화붕소, 비소 또는 인 중 어느 한 불순물을 주입함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 (j) 공정에서,
    상기 층간막을 에칭할 때는, 상기 실리콘 질화막의 에칭율이 작아지는 조건으로 에칭을 행하고,
    상기 실리콘 질화막을 에칭할 때는, 상기 실리콘 산화막과 상기 반도체 기판의 에칭율이 작아지는 조건으로 에칭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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