CN103165453A

CN103165453A - 高介电金属栅mos及其制造方法

Info

Publication number: CN103165453A
Application number: CN2011104126486A
Authority: CN
Inventors: 刘金华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2011-12-12
Filing date: 2011-12-12
Publication date: 2013-06-19
Anticipated expiration: 2031-12-12
Also published as: CN103165453B

Abstract

本发明提供了一种高介电金属栅MOS及其制造方法，通过形成深结轻掺杂漏极区以使得低电阻金属硅化物可在轻掺杂漏极区内部可控的形成，降低了轻掺杂漏极区的寄生电阻，进而降低了整体的串联电阻，并且在深结轻掺杂漏极区之间的衬底上形成深度大于轻掺杂漏极区结深的浅沟槽，使得高介电金属栅结构部分埋入深结轻掺杂漏极区之间，是以器件的沟道区位于深结轻掺杂漏极区之下，避免了深结轻掺杂漏极区的引入带来的器件击穿电压变低的问题。

Description

高介电金属栅MOS及其制造方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种高介电金属栅(high k-metalgate，HKMG)MOS(金属氧化物半导体)及其制造方法。

背景技术

随着半导体器件及集成电路的发展，半导体器件的尺寸越来越小，对于半导体器件而言，当器件的特征尺寸变小时，即使在不很高的电压下，也可产生很强的电场，从而易于导致出现热载流子。因此，在小尺寸器件以及大规模集成电路中，容易出现热载流子，即热载流子效应，而热载流子效应往往就是导致器件和集成电路产生失效的重要原因，所以是需要特别注意和加以防止的。

为了解决热载流子效应，目前在晶体管制造领域常见的技术是采用轻掺杂漏极(lightly doped drain，LDD)技术。该技术是采用与漏极相同的掺杂离子注入漏极与导电沟道之间的区域，形成掺杂浓度小于漏极的掺杂浓度，形成所谓的轻掺杂漏极结构LDD。利用LDD可使得导电离子在轻掺杂漏极结构区域内碰撞的几率下降，热激发热电子减少，抑制了热载流子效应。

虽然LDD可以抑制热载流子效应，但是LDD同样也会使器件性能退化，主要原因是由于在源、漏极与沟道之间引入的轻掺杂区域带来了阻值较大的寄生电阻，这使得在器件尺寸变得很小的时候，由接触电阻、LDD区域寄生电阻以及源漏极区域电阻叠加的串联电阻值增大，使得器件性能退化，进而导致LDD对性能提升变得没有意义，反而比常规恶化。

现有技术中，对于串联电阻的增大一般是在源漏区内形成低电阻值的金属硅化物，以高介电金属栅(high k-metal gate，HKMG)MOS为例，如图1所示，包括提供半导体硅衬底1，并在半导体硅衬底1上形成有由栅氧化物4及伪多晶硅5构成的栅极结构后，以栅极结构为掩膜进行离子注入，退火扩散形成浅结LDD区域2，其深度一般在5-100nm，这是由于如果将LDD区域2做成深结，LDD区域2将会使得后续工艺中形成的源漏极3之间距离接近，且由于器件的沟道区位于源漏极3之间，因此深结LDD区域会使源漏极3之间的击穿电压变低，影响器件的性能；接着，在栅极结构侧面形成侧壁6，以所述侧壁6及栅极结构为掩膜进行离子注入形成源漏极3，并在源漏极3、侧壁7及栅极结构表面沉积金属层(未示出)后加热，使金属扩散到源漏极，与源漏极中的硅反应，去除未反应金属层，是以在衬底1的源漏极3处形成了金属硅化物7。

虽然，在源漏极中的金属硅化物可以降低串联电阻，但是其只是降低了串联电阻中源漏极区域电阻部分，而由LDD引入的寄生电阻仍具有很高电阻值。此外，由于LDD为浅结，其掺杂深度很小，在其中形成低电阻值的金属硅化物难以控制，因此，降低LDD区域的寄生电阻，进而降低串联电阻值是亟待解决的问题。

发明内容

本发明提供了一种高介电金属栅MOS及其制造方法，解决现有工艺形成空隙时，工艺可控性差，步骤繁琐且成本高的问题。

本发明采用的技术手段如下：一种高介电金属栅MOS的制造方法，包括：

提供硅衬底；

在硅衬底上依次形成栅氧化层、伪多晶硅层及硬掩膜层；

图案化所述硬掩膜，并以图案化的硬掩膜作为阻挡依次刻蚀所述伪多晶硅层和栅氧化层而形成栅极结构；

以所述栅极结构作为掩膜，对硅衬底进行离子注入形成深结轻掺杂漏极区域；

在所述栅极结构侧面形成第一侧墙，以所述栅极结构及侧墙为掩膜对所述半硅衬底进行离子注入，形成源漏极区，所述源漏极区的结深大于所述轻掺杂漏极区域的结深；

去除所述第一侧墙，在所述栅极结构外侧形成第二侧墙，所述第二侧墙宽度小于所述深结轻掺杂漏极区域的宽度；

在所述硅衬底、第二侧墙及栅极结构表面形成金属层，并热处理，在所述硅衬底内部形成金属硅化物，去除未反应的金属层；

在所述硅衬底、第二侧墙及栅极结构表面沉积介质层，并进行化学机械研磨以露出伪多晶硅层；

去除所述伪多晶硅层及栅氧化层，并以所述介质层为掩膜，刻蚀所述栅极结构下方对应的硅衬底，以形成浅沟槽，并与所述介质层形成凹陷，且所述浅沟槽深度大于所述深结轻掺杂漏极区域的结深，小于所述源漏极区的结深；

在所述凹陷内形成高介电金属栅结构。

进一步，在所述深结轻掺杂漏极区域的结深为10至200nm。

进一步，所述浅沟槽深度小于250nm。

进一步，所述硬掩膜材料为氧化硅，所述第一侧壁层材料为氮化硅，所述第二侧壁层为氧化硅。

进一步，所述在所述栅极结构外侧形成第二侧墙的步骤包括：在所述栅极结构表面、侧面及所述硅衬底表面沉积氧化硅，通过干法刻蚀在所述栅极结构侧面形成所述第二侧墙。

进一步，形成高介电金属栅结构的步骤包括：

在所述浅沟槽侧壁及底层形成内衬氧化层，并在所述内衬氧化层表面、介质层表面沉积高介电系数介质层后填充金属；

进行化学机械研磨以露出所述介质层，形成高介电金属栅结构。

本发明还提供了一种高介电金属栅MOS，包括硅衬底、形成在所述硅衬底内的轻掺杂漏极区域和源漏极区，以及设置在硅衬底上的高介电金属栅结构和包围所述高介电金属栅结构的介质层；其特征在于，所述轻掺杂漏极区域为深结轻掺杂漏极区域，且其结深小于所述源漏极区结深；所述源漏极区及深结轻掺杂漏极区内形成有金属硅化物；所述深结轻掺杂漏极区之间的硅衬底形成有深度大于所述深结轻掺杂漏极区域结深、且小于所述源漏极区结深的浅沟槽；所述浅沟槽与所述介质层构成凹陷，所述高介电金属栅结构形成于所述凹陷内。

进一步，所述深结轻掺杂漏极区域的结深为10至200nm。

进一步，所述浅沟槽深度小于250nm。

进一步，所述介质层材料为氧化硅。

依据本发明提供的高介电金属栅MOS结构及制造方法，通过形成深结轻掺杂漏极区以使得低电阻金属硅化物可在轻掺杂漏极区内部可控的形成，降低了轻掺杂漏极区的寄生电阻，进而降低了整体的串联电阻，并且在深结轻掺杂漏极区之间的衬底上形成深度大于轻掺杂漏极区结深的浅沟槽，使得高介电金属栅结构部分埋入深结轻掺杂漏极区之间，是以器件的沟道区位于深结轻掺杂漏极区之下，避免了深结轻掺杂漏极区的引入带来的器件击穿电压变低的问题。

附图说明

图1为现有的高介电金属栅MOS结构示意图；

图2为本发明一种高介电金属栅MOS的制造方法流程图；

图3a～图3j为本发明制造高介电金属栅MOS方法的结构示意图。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

本发明提供了一种高介电金属栅MOS的制造方法，如图2所示，包括：

提供硅衬底，并在硅衬底上依次形成栅氧化层、伪多晶硅层及硬掩膜层；

图案化所述硬掩膜，并以图案化的硬掩膜作为阻挡依次刻蚀伪多晶硅层和栅氧化层，形成栅极结构；

在所述栅极结构侧面形成第一侧墙，以所述栅极结构及侧墙为掩膜对所述半硅衬底进行离子注入，形成结深大于所述轻掺杂漏极区域的源漏极区；

在所述硅衬底、第二侧墙及栅极结构表面形成金属层，并热处理，在所述源漏极区及所述轻掺杂漏极区域内部形成金属硅化物；

在所述凹陷内形成高介电金属栅结构。

以下结合附图3a至图3j详细描述本发明方法的各个步骤：

提供硅衬底10，并在硅衬底10上依次沉积栅氧化物层11、伪多晶硅层12及硬掩膜氮化硅层13；图案化硬掩膜氮化硅层13，并以所述图案化硬掩膜13依次刻蚀伪多晶硅层12、栅氧化层11，形成堆叠的栅极结构，如图3a所示。

参照图3b，以所述栅极结构为掩膜，对衬底10进行离子注入掺杂，形成深结轻掺杂漏极区域14；其中，深结轻掺杂漏极区域14结深的深度以可以可控的在其中形成硅化物为优选，对于不同尺寸的MOS器件，其具体结深深度本领域人员可通过实验或经验得出，作为本实施例优选的深结轻掺杂漏极区域14的结深取值范围为10-200nm。

如图3c所示，在栅极结构的外侧形成第一侧壁15，第一侧壁15的材料优选为氮化硅，对于其形成方式可用沉积、外延生长等惯用技术手段实现，在生成第一侧墙15后以第一侧壁15和栅极结构为掩膜再次对衬底10进行离子注入，形成结深大于深结轻掺杂漏极区域14的源漏极区16。

去除第一侧墙15，在硅衬底10及栅极结构表面沉积氧化硅层17，如图3d所示，其中，沉积的氧化硅层17的厚度小于深结轻掺杂漏极区域14的宽度；如图3e所示的，通过干法刻蚀去除栅极结构顶面和硅衬底10表面的氧化硅层，在栅极结构侧面形成第二侧墙17’，由于沉积的氧化硅层17的厚度小于深结轻掺杂漏极区域14的宽度，是以第二侧墙17’的宽度小于深结轻掺杂漏极区域14的宽度，因此，对应漏极区16以及部分深结轻掺杂漏极区域14的硅衬底10未被栅极结构及第二侧墙17’所阻挡。

如图3f所示，在硅衬底10、第二侧墙及栅极结构面表沉积金属层18，金属层18覆盖了源漏极区16以及部分深结轻掺杂漏极区域14对应的硅衬底10，然后进行热处理，如退火；热处理可使得覆盖在源漏极区16以及部分深结轻掺杂漏极区域14对应的硅衬底10部分的金属层18中的金属扩散至硅衬底10内，如图3g所示，扩散到硅衬底10中的金属与硅衬底10中的硅发生反应，在硅衬底10内部，位于漏极区16及部分深结轻掺杂漏极区域14的范围内形成具有一定厚度的低电阻金属硅化物19，并去除未反应的金属层18。

在硅衬底10、第二侧墙17’及栅极结构表面沉积介质层20，并进行化学机械研磨以露出伪多晶硅层12，以介质层20作为阻挡，利用干法刻蚀移除伪多晶硅层12及栅氧化层11，参照图3g，在沉积介质层20后，栅极结构外侧的第二侧墙17’(未示出)亦可看做介质层20的一部分，且介质层20选用的材料优选为氧化硅。

如图3h所示，移除伪多晶硅层12及栅氧化层11后，继续以介质层20作为阻挡，刻蚀硅栅极结构下方对应的硅衬底10以形成浅沟槽21，并与介质层20形成凹陷A；其中，浅沟槽21的深度大于深结轻掺杂漏极区域14的结深，小于源漏极区16的结深，作为本实施例的优选数值，浅沟槽21的深度小于250nm。

如图3i和图3j所示，在浅沟槽21侧壁及底层形成内衬氧化层22，并在内衬氧化层22表面、介质层20表面沉积高介电系数介质层23后填充金属24；

对高介电系数介质层23和填充金属24进行化学机械研磨以露出介质层20，形成高介电金属栅结构。

本发明还提供了一种通过上述方法形成的高介电金属栅MOS，如图3j所示，包括硅衬底10、形成在硅衬底10内的轻掺杂漏极区域14和源漏极区16，以及设置在硅衬底10上的高介电金属栅结构和包围高介电金属栅结构的介质层20；其中，轻掺杂漏极区域14为深结轻掺杂漏极区域，且其结深小于源漏极区16结深；源漏极区16及深结轻掺杂漏极区14内形成有金属硅化物19；深结轻掺杂漏极区14之间的硅衬底10形成有深度大于深结轻掺杂漏极区域14结深、且小于源漏极区16结深的浅沟槽21；浅沟槽21与介质层构成凹陷，高介电金属栅结构形成于凹陷内，高介电金属栅结构包括在浅沟槽21侧壁及底层形成内衬氧化层22和内衬氧化层22上形成的高介电系数介质层23和填充金属24(金属栅)。

作为优选的，深结轻掺杂漏极区域的结深为10至200nm；浅沟槽深度小于250nm；介质层材料为氧化硅。

本发明提供的高介电金属栅MOS结构及制造方法，通过形成深结轻掺杂漏极区以使得低电阻金属硅化物可在轻掺杂漏极区内部可控的形成，降低了轻掺杂漏极区的寄生电阻，进而降低了整体的串联电阻，并且在深结轻掺杂漏极区之间的衬底上形成深度大于轻掺杂漏极区结深的浅沟槽，使得高介电金属栅结构部分埋入深结轻掺杂漏极区之间，是以使得器件的沟道区位于深结轻掺杂漏极区之下，避免了深结轻掺杂漏极区的引入带来的器件击穿电压变低的问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种高介电金属栅MOS的制造方法，包括：

提供硅衬底；

在硅衬底上依次形成栅氧化层、伪多晶硅层及硬掩膜层；

在所述凹陷内形成高介电金属栅结构。

2.根据权利要求1所述的方法，其特征在于，在所述深结轻掺杂漏极区域的结深为10至200nm。

3.根据权利要求2所述的方法，其特征在于，所述浅沟槽深度小于250nm。

4.根据权利要求1所述的方法，其特征在于，所述硬掩膜材料为氧化硅，所述第一侧壁层材料为氮化硅，所述第二侧壁层和介质层材料为氧化硅。

5.根据权利要求4所述的方法，其特征在于，所述在所述栅极结构外侧形成第二侧墙的步骤包括：在所述栅极结构表面、侧面及所述硅衬底表面沉积氧化硅，通过干法刻蚀在所述栅极结构侧面形成所述第二侧墙。

6.根据权利要求1所述的方法，其特征在于，形成高介电金属栅结构的步骤包括：

7.一种高介电金属栅MOS，包括硅衬底、形成在所述硅衬底内的轻掺杂漏极区域和源漏极区，以及设置在硅衬底上的高介电金属栅结构和包围所述高介电金属栅结构的介质层；其特征在于，所述轻掺杂漏极区域为深结轻掺杂漏极区域，且其结深小于所述源漏极区结深；所述源漏极区及深结轻掺杂漏极区内形成有金属硅化物；所述深结轻掺杂漏极区之间的硅衬底形成有深度大于所述深结轻掺杂漏极区域结深、且小于所述源漏极区结深的浅沟槽；所述浅沟槽与所述介质层构成凹陷，所述高介电金属栅结构形成于所述凹陷内。

8.根据权利要求7所述的高介电金属栅MOS，其特征在于，所述深结轻掺杂漏极区域的结深为10至200nm。

9.根据权利要求8所述的高介电金属栅MOS，其特征在于，所述浅沟槽深度小于250nm。

10.根据权利要求7所述的高介电金属栅MOS，其特征在于，所述介质层材料为氧化硅。