KR100562330B1 - 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터및 그 제조 방법 - Google Patents
소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터및 그 제조 방법 Download PDFInfo
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Abstract
본 발명의 모스 트랜지스터는, 반도체 기판과, 반도체 기판 위에 배치되어 소자가 형성되는 에피층과, 이 에피층의 양쪽에서 수직방향으로 반도체 기판 위에 제공되어 소자 분리막으로 사용되는 수직 산화막과, 에피층의 상부 일정 영역에서 상호 이격되도록 배치되는 소스 영역 및 드레인 영역과, 그리고 소스 영역 및 드레인 영역 사이의 에피층 표면 위에서 게이트 절연막 패턴을 개재하여 배치되는 게이트 도전막 패턴을 구비한다.
MOSFET, 소자 분리막, 수직 산화막, 단채널, 집적도
Description
도 1은 일반적인 트랜치 소자 분리막을 갖는 모스 트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터를 나타내 보인 단면도이다.
도 3 내지 도 7은 본 발명에 따른 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로서, 특히 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1은 일반적인 트랜치 소자 분리막을 갖는 모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, p-형 반도체 기판(100)은 트랜치 소자 분리막(110)에 의해 한정되는 활성 영역을 갖는다. 반도체 기판(100)의 도전형이 다른 경우에는 별도의 p-형 웰영역이 구비될 수도 있다. 활성 영역 내의 채널 형성 영역(102) 위에는 게이트 절연막 패턴(120) 및 게이트 도전막 패턴(130)이 순차적으로 적층된다. 게이트 절연막 패턴(120) 및 게이트 도전막 패턴(130)의 측면에는 게이트 스페이서막(140)이 배치된다. p-형 반도체 기판(100)의 채널 형성 영역(102) 양쪽에는 n-형 소스/드레인 연장 영역(151), n+형 깊은 소스/드레인 영역(152), 및 p형 포켓 영역(153)으로 구성되는 불순물 영역이 배치된다.
이와 같은 모스 트랜지스터를 제조하기 위해서는, 먼저 p-형 반도체 기판(100)에 트랜치 소자 분리막(110)을 형성하여 채널 형성 영역(102)을 포함하는 활성 영역을 한정한다. 다음에 채널 형성 영역(102) 위에 게이트 절연막 및 게이트 도전막을 순차적으로 형성한다. 다음에 게이트 절연막 및 게이트 도전막을 패터닝하여 게이트 절연막 패턴(120) 및 게이트 도전막 패턴(130)이 순차적으로 적층되는 게이트스택을 형성한다. 다음에 n-형 소스/드레인 연장 영역(151) 형성을 위한 이온 주입 공정을 수행한다. 다음에 게이트스택의 측벽에 게이트 스페이서막(140)을 형성한다. 그리고 n+형 깊은 소스/드레인 영역(152) 형성을 위한 이온 주입 공정을 수행하고, 이어서 p형 포켓 영역(153) 형성을 위한 포켓 이온 주입 공정을 수행한다. 상기 주입된 불순물 이온들은 하나의 확산 공정에 의해 활성화될 수도 있고, 별개의 확산 공정에 의해 활성화될 수도 있으며, 경우에 따라서 다른 열공정에 의해서 활성화될 수도 있다.
그런데 이와 같은 종래의 모스 트랜지스터는, 소자 분리 수단으로서 트랜치 소자 분리막(110)의 수평 면적이 넓은 트랜치 소자 분리막(110)을 사용함으로써 소자의 집적도 향상에 나쁜 영향을 끼친다. 이 외에도 트랜치 소자 분리막(110)의 벽면이 소자쪽으로 기울어져 있으므로 문턱 전압을 위한 이온 주입이 새도우잉(shadowing)되어 단채널 효과가 나타나며, 새도우잉으로 인해 트랜치 소자 분리막(110)쪽의 소스와 드레인의 접합 깊이가 얇아져서 후속의 실리사이드 형성시 브레이크다운 에러(fail)가 발생하는 원인이 될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자 분리막이 차지하는 면적을 감소시켜 면적당 많은 트랜지스터를 제조할 수 있게 하며, 소자 분리막의 깊이는 더 깊게 하여 소자의 특성이 향상되도록 하는 모스 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 트랜지스터는,
반도체 기판;
상기 반도체 기판 위에 배치되어 소자가 형성되는 에피층;
상기 에피층의 양쪽에서 수직방향으로 반도체 기판 위에 제공되어 소자 분리막으로 사용되는 수직 산화막;
상기 에피층의 상부 일정 영역에서 상호 이격되도록 배치되는 소스 영역 및 드레인 영역; 및
상기 소스 영역 및 드레인 영역 사이의 에피층 표면 위에서 게이트 절연막 패턴을 개재하여 배치되는 게이트 도전막 패턴을 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 트랜지스터의 제조 방법은,
반도체 기판 위에 소자가 형성될 영역의 표면을 노출시키는 절연막 패턴을 형성하는 단계;
상기 절연막 패턴에 의해 노출되는 반도체 기판 위에 제1 에피층을 형성하는 단계;
상기 절연막 패턴 및 제1 에피층 위에 상기 제1 에피층 및 제1 에피층과 접하는 상기 절연막 패턴의 일부 두께만을 덮는 마스크막 패턴을 형성하는 단계;
상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 절연막 패턴의 노출 부분을 제거하여 상기 제1 에피층의 측면에 일정 두께의 수직 절연막이 남도록 하는 단계;
상기 절연막 패턴이 제거되어 노출되는 반도체 기판 위에 제2 에피층을 형성하여 상기 수직 절연막에 의해 상기 제1 에피층으로부터 소자 분리되도록 하는 단계; 및
상기 제1 에피층 및 제2 에피층에 트랜지스터 소자를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 절연막 패턴은 산화막으로 형성할 수 있다.
상기 마스크막 패턴에 의해 덮이는 수직 절연막의 두께는 인접 소자와의 소 자 분리에 적당한 두께로 형성하는 것이 바람직하다.
상기 마스크막 패턴을 식각마스크로 한 식각공정은 건식 식각 방법을 사용하여 수행할 수 있다.
상기 트랜지스터 소자를 형성하는 단계는,
상기 제1 에피층 및 제2 에피층 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층되는 게이트스택을 형성하는 단계;
상기 게이트스택을 마스크로 한 이온 주입으로 소스/드레인 연장 영역 형성을 위한 불순물 이온을 주입하는 단계;
상기 게이트스택 측벽에 게이트 스페이서막을 형성하는 단계; 및
상기 게이트스택 및 게이트 스페이서막을 마스크로 한 이온 주입으로 깊은 소스/드레인 영역 형성을 위한 불순물 이온을 주입하는 단계를 포함할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터를 나타내 보인 단면도이다.
도 2를 참조하면, 본 발명에 따른 모스 트랜지스터는 소자 분리막으로서 수직 산화막(220)을 포함한다. 즉 반도체 기판, 예컨대 실리콘 기판(200) 위에 수직 산화막(220)에 의해 분리되는 제1 에피층(211) 및 제2 에피층(212)이 배치된다. 제 1 에피층(211)에는 제1 모스 트랜지스터가 형성되고, 제2 에피층(212)에는 제2 모스 트랜지스터가 형성된다.
제1 모스 트랜지스터는, 제1 에피층(211)의 상부에 위치하는 제1 채널 형성 영역(231)을 구비한다. 제1 채널 형성 영역(231) 위에는 제1 게이트 절연막 패턴(241) 및 제1 게이트 도전막 패턴(251)이 순차적으로 적층되는 제1 게이트스택이 배치된다. 이 제1 게이트스택의 측벽에는 제1 게이트 스페이서막(261)이 배치된다. 제1 소스/드레인 영역(271)은 제1 에피층(211) 내에서 제1 채널 형성 영역(231) 양쪽에 배치된다. 제1 소스/드레인 영역(271)은, 소스/드레인 연장 영역, 깊은 소스/드레인 영역 및 포켓 영역을 포함하는 포켓 LDD(Lightly Doped Drain) 구조를 갖는다.
제2 모스 트랜지스터도 제1 모스 트랜지스터와 동일한 구조로 이루어진다. 즉 제2 에피층(212)의 상부에는 제2 채널 형성 영역(232)이 위치하는데, 이 제2 채널 형성 영역(232) 위에는 제2 게이트 절연막 패턴(242) 및 제2 게이트 도전막 패턴(252)이 순차적으로 적층되는 제2 게이트스택이 배치된다. 이 제2 게이트스택의 측벽에는 제2 게이트 스페이서막(262)이 배치된다. 제2 소스/드레인 영역(272)은 제2 에피층(212) 내에서 제2 채널 형성 영역(232) 양쪽에 배치된다. 제2 소스/드레인 영역(272)은, 소스/드레인 연장 영역, 깊은 소스/드레인 영역 및 포켓 영역을 포함하는 포켓 LDD 구조를 갖는다.
도 3 내지 도 7은 본 발명에 따른 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 반도체 기판, 예컨대 실리콘 기판(200) 위에 절연막 패턴으로서 산화막 패턴(222)을 형성한다. 이 산화막 패턴(222)은 수직 산화막을 형성하기 위한 것이다. 상기 산화막 패턴(222)은 제1 모스 트랜지스터가 형성될 실리콘 기판(200)의 제1 영역을 노출시키는 개구부(222a)를 갖는다. 상기 산화막 패턴(222)은 통상의 마스크막 형성과 이 마스크막을 이용한 식각 공정에 의한 패터닝을 이용하여 형성할 수 있다.
다음에 도 4를 참조하면, 산화막 패턴(222)에 의해 노출된 실리콘 기판(200) 위에 제1 에피층(211)을 성장시킨다. 상기 제1 에피층(211)은 에피택셜 성장법을 사용하여 성장시킬 수 있다. 제1 에피층(211)의 높이는 산화막 패턴(222)과 같은 높이로 형성한다. 제1 에피층(211)은 제1 모스 트랜지스터가 형성될 영역이다.
다음에 도 5를 참조하면, 제1 에피층(211)을 갖는 결과물 전면에 마스크막 패턴으로서 포토레지스트막 패턴(310)을 형성한다. 이때 포토레지스트막 패턴(310)은 제1 에피층(211)의 상부면을 모두 덮으면서 제1 에피층(211)의 측면에 인접하는 산화막 패턴(222)의 일정 두께만큼 더 덮도록 형성한다. 이때 포토레지스트막 패턴(310)과 산화막 패턴(222)이 중첩되는 두께(d)는 소자 분리막으로 사용하기에 적당한 두께가 되도록 한다. 예컨대 터널링에 의한 소자의 오동작과 커패시턴스를 고려하여 결정한다.
다음에 도 6을 참조하면, 상기 포토레지스트막 패턴(310)을 식각마스크로 한 식각공정으로 산화막 패턴(222)의 노출 부분을 제거한다. 그리고 포토레지트막 패턴(310)을 제거한다. 그러면 도시된 바와 같이, 제1 에피층(211)의 측면에 소자 분 리막으로서의 수직 산화막(220)이 만들어지고, 수직 산화막(220) 밖으로는 실리콘기판(200)이 노출된다. 상기 식각공정은 건식 식각 방법을 사용하여 수행한다.
다음에 도 7을 참조하면, 노출된 실리콘기판(200) 위에 제2 에피층(212) 및 제3 에피층(213)을 성장시킨다. 상기 제2 에피층(212) 및 제3 에피층(213)도 에피택셜 성장법을 사용하여 형성할 수 있다. 그러면 수직 산화막(220)에 의해 소자 분리되는 제1 에피층(211), 제2 에피층(212) 및 제3 에피층(213)이 형성된다.
이 상태에서 상기 제1 에피층(211), 제2 에피층(212) 및 제3 에피층(213)에 각각 제1 모스 트랜지스터, 제2 모스 트랜지스터 및 제3 모스 트랜지스터를 각각 형성한다. 각 모스 트랜지스터를 형성하기 위해서는, 먼저 상기 에피층 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층되는 게이트스택을 형성한다. 다음에 상기 게이트스택을 마스크로 한 이온주입으로 소스/드레인 연장 영역 형성을 위한 불순물 이온을 주입한다. 다음에 게이트스택 측벽에 게이트 스페이서막을 형성한다. 이어서 게이트스택 및 게이트 스페이서막을 마스크로 한 이온 주입으로 깊은 소스/드레인 영역 형성을 위한 불순물 이온을 주입한다. 경우에 따라서 포켓 이온 주입을 수행할 수도 있다. 그러면 도 2에 도시된 바와 같이 수직 산화막(220)에 의해 소자 분리된 모스 트랜지스터를 형성할 수 있다. 도면에 나타내지는 않았지만, 이후 통상의 실리사이드 공정과 금속 배선 공정을 수행할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 모스 트랜지스터 및 그 제조 방법에 의하면, 소자 분리막으로서 수직 산화막을 배치시킴으로써, 소자 분리막이 차 지하는 면적이 종래의 트랜치 소자 분리막에 비하여 감소된다. 따라서, 소자의 집적도를 향상시킬 수 있으며, 트랜치 소자 분리막보다 더 깊게 소자 분리막을 형성할 수 있으므로 소자 분리 특성을 향상시킬 수 있다. 이 외에도 소자 분리막이 활성 영역으로 기울어져 생기는 단채널 효과 및 브레이크다운 에러를 방지할 수 있다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (6)
- 반도체 기판;상기 반도체 기판 위에 배치되어 소자가 형성되는 에피층;상기 에피층의 양쪽에서 수직방향으로 상기 반도체 기판에 제공되어 소자 분리막으로 사용되는 수직 산화막;상기 에피층의 상부 일정 영역에서 상호 이격되도록 배치되는 소스 영역 및 드레인 영역; 및상기 소스 영역 및 드레인 영역 사이의 에피층 표면 위에서 게이트 절연막 패턴을 개재하여 배치되는 게이트 도전막 패턴을 구비하는 것을 특징으로 하는 모스 트랜지스터.
- 반도체 기판 위에 소자가 형성될 영역의 표면을 노출시키는 절연막 패턴을 형성하는 단계;상기 절연막 패턴에 의해 노출되는 반도체 기판 위에 제1 에피층을 형성하는 단계;상기 절연막 패턴 및 제1 에피층 위에 상기 제1 에피층 및 제1 에피층과 접하는 상기 절연막 패턴의 일부 두께를 덮는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 절연막 패턴의 노출 부분을 제거하여 상기 제1 에피층의 측면에 수직 절연막이 남도록 하는 단계;상기 절연막 패턴이 제거되어 노출되는 반도체 기판 위에 제2 에피층을 형성하여 상기 수직 절연막에 의해 상기 제1 에피층으로부터 소자 분리되도록 하는 단계; 및상기 제1 에피층 및 제2 에피층에 트랜지스터 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 2항에 있어서,상기 절연막 패턴은 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 2항에 있어서,상기 수직 절연막 패턴의 두께는 인접 소자와의 소자 분리에 적당한 두께로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 2항에 있어서,상기 마스크막 패턴을 식각마스크로 한 식각공정은 건식 식각 방법을 사용하여 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 2항에 있어서, 상기 트랜지스터 소자를 형성하는 단계는,상기 제1 에피층 및 제2 에피층 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층되는 게이트스택을 형성하는 단계;상기 게이트스택을 마스크로 한 이온주입으로 소스/드레인 연장 영역 형성을 위한 불순물 이온을 주입하는 단계;상기 게이트스택 측벽에 게이트 스페이서막을 형성하는 단계; 및상기 게이트스택 및 게이트 스페이서막을 마스크로 한 이온 주입으로 깊은 소스/드레인 영역 형성을 위한 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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Publications (1)
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| KR100562330B1 true KR100562330B1 (ko) | 2006-03-17 |
Family
ID=37179763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020040113154A KR100562330B1 (ko) | 2004-12-27 | 2004-12-27 | 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터및 그 제조 방법 |
Country Status (1)
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2004
- 2004-12-27 KR KR1020040113154A patent/KR100562330B1/ko not_active IP Right Cessation
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