KR20140043019A - Ｍｏｓ 트랜지스터 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 MOS 트랜지스터 및 그 형성 방법에 관한 것이다. MOS 트랜지스터의 형성 방법은 내부에 활성 영역과 상기 활성 영역을 감싸는 셀로우 트렌치 격리구조가 형성되어 있는 반도체 기판을 제공하는 단계; 상기 활성 영역의 표면에 게이트 전극 구조를 형성하고, 상기 셀로우 트렌치 격리구조의 표면에 더미 게이트 전극 구조를 형성하는 단계; 상기 게이트 전극 구조 양측의 활성 영역 내에 소스 영역과 드레인 영역을 형성하는 단계; 상기 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 전극 구조의 적어도 일부 상부 표면에 상호접속층을 형성하여, 상기 소스 영역 또는 드레인 영역이 더미 게이트 전극 구조과 전기적으로 접속되게 하는 단계를 포함한다. 도전 플로그가 상기 소스 영역, 드레인 영역의 표면에 직접 형성되지 않으므로, 소스 영역, 드레인 영역의 노출되는 폭을 비교적 좁게 할 수 있으며, 상기 더미 게이트 전극 구조가 셀로우 트렌치 격리구조의 표면에 위치하므로, 추가 칩 면적을 차지하지 않아, 최종적으로 형성된 MOS 트랜지스터가 차지하는 칩 면적을 작게 하여, 칩의 집적도를 향상시키는데 유리하다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 칩 면적이 차지하는 영역이 비교적 작은 MOS 트랜지스터 및 그 형성 방법에 관한 것이다.
집적회로 제조 기술의 끊임없는 발전에 따라, MOS 트랜지스터의 사이즈도 갈수록 작아지고 있다. 비율 축소 법칙에 따르면, MOS 트랜지스터의 전체 크기를 축소할 경우, 소스 전극, 드레인 전극, 게이트 전극, 도전 플러그 등의 구조의 크기도 동시에 축소된다. 종래 기술인 도 1의 MOS 트랜지스터의 구조 개략도를 참고하면, 구체적으로 반도체 기판(10), 상기 반도체 기판(10) 내에 위치하는 활성 영역(11), 상기 반도체 기판(10) 내에 위치하면서 상기 활성 영역(11)을 감싸는 셀로우 트렌치 격리구조(12), 상기 활성 영역(11)의 표면에 위치하는 게이트 전극 구조(20), 상기 게이트 전극 구조(20)의 양측의 활성 영역(11) 내에 위치하는 소스 영역(13)과 드레인 영역(14), 상기 소스 영역(13)의 표면에 위치하는 제1 금속실리사이드(30), 상기 드레인 영역(14)의 표면에 위치하는 제2 금속실리사이드(40), 상기 제1 금속실리사이드(30)의 표면에 위치하는 제1 도전 플러그(35), 상기 제2 금속실리사이드(40)의 표면에 위치하는 제2 도전 플러그(45)를 포함한다. 상기 제1 도전 플러그(35)가 소스 영역(13) 상에 위치하고, 상기 제2 도전 플러그(45)가 드레인 영역(14) 상에 위치하므로, 상기 소스 영역(13), 드레인 영역(14)의 폭(S1)은 적어도 상기 제1 도전 플러그(35), 제2 도전 플러그(45)의 직경보다 커야 한다. 그러나, 반도체 제조 공정의 한계로 인해, 현재 공정에 의해 형성되는 도전 플러그의 사이즈가 비교적 크므로, 종래의 소스 영역, 드레인 영역의 폭 또한 비교적 커서, MOS 트랜지스터 전체 사이즈의 축소가 어려운 문제점이 있다.
MOS 트랜지스터 및 그 형성 방법에 관한 더 자세한 내용은 공개번호가 US2009/0079013A1인 미국 특허 문서를 참고하길 바란다.
본 발명이 해결하고자 하는 것은 MOS 트랜지스터 및 그 형성 방법을 제공하여, 셀로우 트렌치 격리구조 상의 더미 게이트 전극 구조와 게이트 전극/소스 전극 사이에 상호접속층을 형성하여, 칩 면적이 차지하는 영역을 비교적 작게 한 MOS 트랜지스터를 형성하는 것이다.
상기 문제를 해결하기 위하여, 본 발명의 기술방안은 내부에 활성 영역과 상기 활성 영역을 감싸는 셀로우 트렌치 격리구조가 형성된 반도체 기판을 제공하는 단계; 상기 활성 영역의 표면에 게이트 전극 구조를 형성하고, 상기 셀로우 트렌치 격리구조의 표면에 더미 게이트 전극 구조를 형성하는 단계; 상기 게이트 전극 구조 양측의 활성 영역 내에 소스 영역과 드레인 영역을 형성하는 단계; 상기 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 전극 구조의 적어도 일부 상부 표면에 상호접속층을 형성하는 단계를 포함하고, 그 중, 상기 소스 영역의 표면의 상호접속층은 소스 영역과 인접하는 더미 게이트 전극 구조의 상부 표면의 상호접속층과 서로 연결되어 제1 상호접속층을 형성하고, 상기 드레인 영역의 표면의 상호접속층은 드레인 영역과 인접하는 더미 게이트 전극 구조의 상부 표면의 상호접속층과 서로 연결되어 제2 상호접속층을 형성하는 MOS 트랜지스터의 형성 방법을 제공한다.
상기 상호접속층은 금속층, 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층 또는 불순물 이온이 도핑된 탄화규소층인 것이 바람직하다.
상기 게이트 전극 구조의 측벽에 제1 사이드윌을 형성하고, 상기 더미 게이트 전극 구조의 측벽에 제2 사이드윌을 형성하는 단계를 더 포함하는 것이 바람직하다.
상호접속층을 형성하기 전에, 상기 더미 게이트 전극 구조의 양측의 제2 사이드윌을 제거하는 단계를 포함하는 것이 바람직하다.
상호접속층을 형성하기 전에, 상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 제2 사이드윌을 제거하는 단계를 포함하는 것이 바람직하다.
상기 상호접속층이 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층 또는 불순물 이온이 도핑된 탄화규소층일 경우, 에피택시 공정을 이용하여 상기 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽 표면 및 적어도 일부의 상부 표면에 상호접속층을 형성하는 것이 바람직하다.
상기 상호접속층은 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층 또는 불순물 이온이 도핑된 탄화규소층일 경우, 에피택시 공정을 이용하여 상기 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 전극 구조의 측벽 표면 및 상부 표면에 상호접속층을 형성하는 것이 바람직하다.
상기 더미 게이트 전극 구조는 셀로우 트렌치 격리구조의 표면에 완전히 위치하는 것이 바람직하다.
상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리가 일정한 간격을 두고 있을 경우, 상기 에피택시 공정을 이용하여 형성된 상호접속층의 두께는 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리 사이의 간격보다 큰 것이 바람직하다.
상기 셀로우 트렌치 격리구조의 표면에 위치한 더미 게이트 전극 구조를 상호 접속 구조로 하여 기타 MOS 트랜지스터와 접속시키는 것이 바람직하다.
상기 더미 게이트 전극 구조 상에 도전 플러그를 형성하여, 소스 영역과 드레인 영역을 상호접속층, 도전 플러그를 통해 외부 회로와 접속시키는 것이 바람직하다.
상기 더미 게이트 전극 구조의 일부는 셀로우 트렌치 격리구조의 표면에 위치하고, 일부는 대응하는 활성 영역의 표면에 위치하는 것이 바람직하다.
상기 게이트 전극 구조와 더미 게이트 전극 구조는 동일한 형성 공정에서 동시에 형성되는 것이 바람직하다.
상기 제1 사이드윌과 제2 사이드윌은 동일한 형성 공정에서 동시에 형성되는 것이 바람직하다.
본 발명은, 반도체 기판; 상기 반도체 기판 내에 위치하는 활성 영역, 상기 반도체 기반 내에 위치하면서 상기 활성 영역을 감싸는 셀로우 트렌치 격리구조; 상기 활성 영역의 표면에 위치하는 게이트 전극 구조, 상기 셀로우 트렌치 격리구조의 표면에 위치하는 더미 게이트 전극 구조; 상기 게이트 전극 구조 양측의 활성 영역 내에 위치하는 소스 영역과 드레인 영역; 상기 소스 영역의 표면 및 소스 영역과 인접하는 더미 게이트 전극 구조의 상부 표면에 위치하는 제1 상호접속층, 상기 드레인 영역의 표면 및 드레인 영역과 인접하는 더미 게이트 전극 구조의 상부 표면에 위치하는 제2 상호접속층을 포함하는 MOS 트랜지스터를 더 제공한다.
상기 상호접속층은 금속층, 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층 또는 불순물 이온이 도핑된 탄화규소층인 것이 바람직하다.
상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역과 멀리 떨어져 있는 일측에 위치하는 제2 사이드윌을 더 포함하고, 상기 소스 영역의 표면, 소스 영역과 인접한 더미 게이트 전극 구조의 상부 표면 및 더미 게이트 전극 구조의 소스 영역에 근접한 측벽 표면에 제1 상호접속층이 형성되어 있는 것이 바람직하다.
상기 소스 영역의 표면, 소스 영역과 인접한 더미 게이트 전극 구조의 상부와 측벽 표면에 제1 상호접속층이 형성되어 있는 것이 바람직하다.
상기 더미 게이트 전극 구조는 셀로우 트렌치 격리구조의 표면에 완전히 위치하는 것이 바람직하다.
상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리가 일정한 간격을 두고 있을 경우, 에피택시 공정을 이용하여 형성된 상호접속층의 두께는 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리 사이의 간격보다 큰 것이 바람직하다.
상기 셀로우 트렌치 격리구조의 표면에 위치한 더미 게이트 전극 구조를 상호 접속 구조로 하여 기타 MOS 트랜지스터와 접속시키는 것이 바람직하다.
상기 더미 게이트 전극 구조 상에 위치한 도전 플러그는 소스 영역과 드레인 영역을 상호접속층과 도전 플러그를 통해 외부 회로와 접속시키는 것이 바람직하다.
상기 더미 게이트 전극 구조의 일부는 셀로우 트렌치 격리구조의 표면에 위치하고, 일부는 대응하는 활성 영역의 표면에 위치하는 것이 바람직하다.
종래 기술과 비교하면, 본 발명은 다음과 같은 장점을 가진다.
본 발명의 실시예에서 셀로우 트렌치 격리구조의 표면을 더미 게이트 전극 구조로 형성하고, 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 구조의 적어도 일부 상부 표면에 상호접속층을 형성하여, 상기 소스 영역, 드레인 영역을 더미 게이트 전극 구조와 전기적으로 접속시킨다. 도전 플러그가 상기 소스 영역, 드레인 영역의 표면에 직접 형성되지 않으므로, 소스 영역, 드레인 영역의 노출되는 폭을 좁게 할 수 있고, 상기 더미 게이트 전극 구조는 셀로우 트렌치 격리구조의 표면에 위치하므로, 칩 면적을 추가로 차지하지 않아, 최종적으로 형성된 MOS 트랜지스터가 차지하는 칩 면적을 작게 하여, 칩의 집적도를 향상시키는데 유리하다.
나아가, 상기 더미 게이트 전극 구조가 셀로우 트렌치 격리구조의 표면에 완전히 위치할 경우, 상기 셀로우 트렌치 격리구조의 표면에 위치한 더미 게이트 전극 구조를 상호 접속 구조로 하여 기타 MOS 트랜지스터와 접속시키면, 상호접속층을 추가한 것에 해당되어, 배선 밀도와 배선 선택성을 향상시키는데 유리하다.
도 1은 종래의 MOS 트랜지스터의 구조 개략도이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 MOS 트랜지스터의 형성 과정을 나타낸 단면 구조 개략도이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 MOS 트랜지스터의 형성 과정을 나타낸 단면 구조 개략도이다.
종래 기술에서, 일반적으로 소스 영역과 드레인 영역의 표면에 도전 플러그를 형성하고, 상기 도전 플러그를 이용하여 소스 영역과 드레인 영역을 외부 회로와 접속시킨다. 그러나, 현재 반도체 제조 공정의 한계로 인해, 현재 공정에 의해 형성된 도전 플러그의 사이즈가 비교적 크므로, 종래의 소스 영역, 드레인 영역의 폭 또한 비교적 커서, MOS 트랜지스터(metal oxide semiconductor transistor) 전체 사이즈의 축소가 어려운 문제점이 있다.
따라서, 본 발명은 전술한 문제점을 해결하기 위한 MOS 트랜지스터 및 그 형성 방법을 도출하였으며, 상기 소스 영역 또는 드레인 영역에 근접한 셀로우 트렌치 격리구조(STI)의 표면에 더미 게이트 전극 구조를 형성하고, 상기 소스 영역의 표면 및 드레인 영역과 인접하는 더미 게이트 전극 구조의 상부 표면에 제1 상호접속층을 형성하고, 상기 드레인 영역의 표면 및 드레인 영역과 인접하는 더미 게이트 전극 구조의 상부 표면에 제2 상호접속층을 형성하여, 후속적으로 상기 더미 게이트 전극 구조 상에 도전 플러그를 형성하거나 또는 상기 더미 게이트 전극 구조를 서로 다른 MOS 트랜지스터를 접속시키는 상호접속 구조로 한다. 종래 공정에서 셀로우 트렌치 격리구조의 표면에 반도체 구조를 형성하지 않아, 칩 면적을 낭비하였으므로, 본 발명의 실시예에서는 상기 셀로우 트렌치 격리구조의 표면에 더미 게이트 전극 구조를 형성하고, 제1 상호접속층 및 제2 상호접촉층을 이용하여 소스 영역, 드레인 영역과 더미 게이트 전극 구조를 전기적으로 접속시키고, 더미 게이트 전극 구조를 이용하여 MOS 트랜지스터의 소스 영역과 드레인 영역을 외부 회로와 접속시킨다. 상기 소스 영역 또는 드레인 영역의 표면에 도전 플러그를 직접 형성할 필요가 없으므로, 상기 소스 영역과 드레인 영역의 폭을 줄일 수 있어, MOS 트랜지스터가 차지하는 칩 면적을 줄이는데 유리하다.
이하, 본 발명의 상기 목적, 특징 및 장점을 더욱 쉽게 이해할 수 있도록, 도면을 결합하여 본 발명의 구체적 실시예에 대해 상세히 설명한다.
아래의 설명에서 본 발명을 충분히 이해하도록 구체적 세부내용에 대해 상세하게 설명하였으나, 본 발명은 여기서 설명한 것과 다른 여러 가지 기타 방식을 통해 구현될 수 있으며, 당업자는 본 발명의 취지를 벗어나지 않는 범위 내에서 유사하게 수정 및 변형하여 실시할 수 있다. 그러므로, 본 발명은 아래에 공개된 구체적 실시예에 한정되지 않는다.
본 발명의 실시예는 우선, MOS 트랜지스터 형성 방법을 제공하였고, 도 2 내지 도 10은 본 발명의 실시예에 따른 MOS 트랜지스터의 형성 과정을 나타낸 단면 구조 개략도이다.
구체적으로, 도 2를 참고하면, 반도체 기판(100)을 제공하고, 상기 반도체 기판(100) 내에 활성 영역(101)과, 상기 활성 영역(101)을 감싸는 셀로우 트렌치 격리구조(102)를 형성한다.
상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 게르마늄실리콘 기판, 탄화규소 기판, 실리콘온인슐레이터 기판, 게르마늄온인슐레이터 기판 중의 하나를 포함한다. 본 실시예에서, 상기 반도체 기판(100)은 실리콘 기판이다.
본 실시예에서, 먼저 이온 주입 공정을 이용하여 활성 영역(101) 내에 웰 영역을 형성한 다음, 웰 영역 주변의 반도체 기판(100)을 식각하여, 상기 활성 영역(101)을 감싸는 셀로우 트렌치를 형성하고, 상기 셀로우 트렌치에 산화규소를 충전하여, 셀로우 트렌치 격리구조(102)를 형성한다. 기타 실시예에서는, 외인성 반도체(extrinsic semiconductor) 기판을 활성 영역으로 직접 이용할 수도 있다. 활성 영역, 셀로우 트렌치 격리구조를 형성하는 것은 당업자의 공지기술이므로, 여기서는 상세하게 설명하지 않는다.
도 3을 참고하면, 상기 활성 영역(101) 표면에 게이트 전극 구조(110)를 형성하고, 상기 셀로우 트렌치 격리구조(102) 표면에 더미 게이트 전극 구조(120)를 형성하고, 상기 더미 게이트 전극 구조(120)는 상기 셀로우 트렌치 격리구조(102) 표면에 완전히 위치한다.
상기 게이트 전극 구조(110)와 더미 게이트 전극 구조(120)를 형성하는 구체적인 공정은, 상기 반도체 기판(100)의 표면에 게이트 유전체 재료층(미도시)을 형성하는 단계, 상기 게이트 유전체 재료층의 표면에 다결정 실리콘 재료층(미도시)을 형성하는 단계, 상기 다결정 실리콘 재료층의 표면에 하드마스크 재료층(미도시)을 형성하는 단계, 상기 하드마스크 재료층의 표면에 포토레지스트층(미도시)을 형성하는 단계, 상기 포토레지스트층을 노광 및 현상하여, 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 하여, 상기 하드마스크 재료층, 다결정 실리콘 재료층, 게이트 유전체 재료층에 대해 식각을 진행하여, 상기 활성 영역(101)의 표면에 위치하는 게이트 전극 구조(110)와 상기 셀로우 트렌치 격리구조(102)의 표면에 위치하는 더미 게이트 전극 구조(120)를 형성하는 단계를 포함한다. 상기 게이트 전극 구조(110)는 제1 게이트 유전체층(111)과, 제1 게이트 유전체층(111)의 표면에 위치하는 제1 게이트 전극(112)을 포함하고, 상기 게이트 전극 구조(110)는 상부 표면에 제1 하드마스크층(113)을 더 구비한다. 상기 더미 게이트 전극 구조(120)는 제2 게이트 유전체층(121)과 상기 제2 게이트 유전체층(121)의 표면에 위치하는 제2 게이트 전극(122)을 포함하고, 상기 더미 게이트 전극 구조(120)는 상부 표면에 제2 하드마스크층(123)을 더 구비한다.
본 실시예에서, 상기 게이트 전극(110)과 더미 게이트 전극 구조(120)는 동일한 증착, 식각 공정을 사용하여 형성되고, 상기 게이트 전극 구조(110)와 더미 게이트 전극 구조(120)의 재료는 서로 동일하며, 공정 단계를 줄이고, 공정 원가를 낮췄다. 다른 실시예에서는, 상기 게이트 전극 구조와 더미 게이트 전극 구조를 각각 형성할 수도 있다.
다른 실시예에서는, 제1 하드마스크층과 제2 하드마스크층을 형성하지 않고, 패턴화된 포토레지스트층을 이용하여 다결정 실리콘 재료층, 게이트 유전체 재료층에 대해 식각을 진행하여, 게이트 전극 구조와 더미 게이트 전극 구조를 형성할 수도 있다.
본 실시예에서, 상기 더미 게이트 전극 구조(120)는 상기 셀로우 트렌치 격리구조(102) 표면에 완전히 위치하고, 상기 더미 게이트 전극 구조(120)의 측벽과 셀로우 트렌치 격리구조(102)의 가장자리 사이에는 일정한 간격이 있으므로, 상기 더미 게이트 전극 구조(120)와 활성 영역이 직접 접촉되지 않는다. 후속 공정에서 상기 셀로우 트렌치 격리구조(120) 표면의 더미 게이트 전극 구조(120)를 상호접속구조로 이용할 때, 상기 더미 게이트 전극 구조(120)와 활성 영역이 직접 접촉하지 않으므로, 더미 게이트 전극 구조(120)의 제2 게이트 전극(122)과 활성 영역(101) 사이에 제2 게이트 유전체층(121)으로 인해 펀치쓰루(punchthrough)가 발생하여 단락되는 것을 방지한다.
기타 실시예에서, 상기 더미 게이트 전극 구조는 상기 셀로우 트렌치 격리구조의 표면에 위치하고, 게이트 전극 구조 일측에 근접한 더미 게이트 전극 구조의 측벽은 셀로우 트렌치 격리구조의 가장자리와 정열될 수도 있다.
기타 실시예에서, 상기 더미 게이트 전극 구조는 상기 셀로우 트렌치 격리구조의 표면에 일부분 위치하고, 셀로우 트렌치 격리구조에 근접한 소스 영역 또는 드레인 영역의 표면에 일부분 위치할 수도 있다. 현재 공정을 통해 형성된 도전 플로그의 크기가 비교적 커서, 후속 공정에서 상기 더미 게이트 전극 구조에 도전 플로그를 형성할 때, 요구되는 더미 게이트 전극 구조의 폭도 비교적 크므로, 요구되는 셀로우 트렌치 격리구조의 폭도 비교적 크다. 셀로우 트렌치 격리구조의 폭을 줄여, MOS 트랜지스터의 전체 크기를 줄이기 위해, 상기 더미 게이트 전극 구조를 상기 셀로우 트렌치 격리구조와 이에 인접한 소스 영역 또는 드레인 영역의 표면에 가로질러 설치하면, 더미 게이트 전극 구조에 의해 커버되는 셀로우 트렌치 격리구조의 폭이 작아져, 요구되는 셀로우 트렌치 격리구조의 전체 폭도 작아지므로, MOS 트랜지스터의 전체 크기를 줄일 수 있다.
본 실시예에서, 상기 더미 게이트 전극 구조(120)는 게이트 전극 구조(110)에 평행하는 셀로우 트렌치 격리구조(102)의 표면에만 위치한다. 상기 더미 게이트 전극 구조를 상호접속층으로 하여 서로 다른 MOS 트랜지스터를 접속시킬 경우, 상기 더미 게이트 전극 구조는 게이트 전극 구조에 수직인 셀로우 트렌치 격리구조의 표면에 형성될 수도 있고, 상기 더미 게이트 전극 구조와 게이트 전극 구조는 서로 연결되지 않는다.
도 4를 참고하면, 상기 게이트 전극 구조(110)의 측벽에 제1 사이드윌(115)을 형성하고, 상기 더미 게이트 전극 구조(120)의 측벽에 제2 사이드윌(125)을 형성하고, 상기 제1 사이드윌(115)과 제2 사이드윌(125) 사이에 활성 영역(101)의 일부가 노출된다.
상기 제1 사이드윌(115)과 제2 사이드윌(125)을 형성하는 구체적인 공정은 다음과 같다.
상기 반도체 기판(100), 셀로우 트렌치 격리구조(102), 게이트 전극 구조(110), 더미 게이트 전극 구조(120)의 표면에 유전체층(미도시)을 형성하고, 상기 유전체층에 대해 상기 반도체 기판(100)의 표면, 셀로우 트렌치 격리구조(102)의 표면, 게이트 전극 구조(110) 상부의 제1 하드마스크층(113)의 표면과 더미 게이트 전극 구조(120) 상부의 제2 하드마스크층(120)의 표면이 노출될 때까지 에칭백을 진행하고, 상기 게이트 전극 구조(110)의 측벽에 제1 사이드윌(115)을 형성하고, 상기 더미 게이트 전극 구조(120)의 측벽에 제2 사이드윌(125)을 형성한다. 상기 유전체층은 산화규소층, 질화규소층, 질화산화규소층 중의 1종 또는 다층의 적층구조이다. 상기 유전체층의 재료는 상기 제1 하드마스크층, 제2 하드마스크층의 재료와 다르므로, 상기 유전체층을 식각할 때 상기 제1 하드마스크층, 제2 하드마스크층을 이용하여 식각 정지층으로 함으로써, 게이트 전극 구조가 손상되는 것을 방지한다. 후속 공정에서 소스 영역, 드레인 영역을 상호접속층을 통해 더미 게이트 전극 구조와 접속시키기만 하면 되므로, 상기 제1 사이드윌(115)과 제2 사이드윌(125) 사이에 노출된 일부 활성 영역(101)의 폭, 또는 상기 제1 사이드윌(115)과 이에 가장 근접한 셀로우 트렌치 격리구조(120)의 가장자리 사이의 활성 영역(101)의 폭은 매우 클 필요가 없으며, 상기 도전 플러그의 직경보다 휠씬 작아도 된다. 즉 종래의 소스 영역 또는 드레인 영역의 폭보다 작아도 되므로, MOS 트랜지스터의 전체 크기를 줄이는데 유리하다.
도 5를 참고하면, 상기 게이트 전극 구조(110)의 양측에 노출된 활성 영역(101) 내에 소스 영역(130)과 드레인 영역(140)을 형성한다.
본 실시예에서, 상기 게이트 전극 구조(110), 더미 게이트 전극 구조(120), 제1 사이드윌(115), 제2 사이드윌(125)을 마스크로 하여, 상기 제1 사이드윌(115), 제2 사이드윌(125) 사이에 노출된 활성 영역(101)에 대해 P형 또는 N형 이온 주입을 진행하고, 어닐링 처리를 진행하여, 소스 영역(130)과 드레인 영역(140)을 형성한다.
기타 실시예에서는, 상기 제1 사이드윌, 제2 사이드윌을 형성하기 전에, 상기 게이트 전극 구조 양측의 활성 영역 내에서 저농도로 이온 주입하여, 상기 제1 사이드윌, 제2 사이드윌을 형성한 다음, 상기 제1 사이드윌, 제2 사이드윌 양측에 노출된 활성 영역 내에서 고농도로 이온 주입하여, 소스 영역과 드레인 영역을 형성하고, 상기 저농도 이온 주입 공정은 MOS 트랜지스터의 핫캐리어(hot carrier) 주입 효과 및 단채널 효과를 줄일 수 있다.
기타 실시예에서는, 또한 상기 게이트 전극 구조, 더미 게이트 전극 구조, 제1 사이드윌, 제2 사이드윌을 마스크로 하여, 상기 제1 사이드윌, 제2 사이드윌 사이에 노출된 활성 영역에 대해 식각을 진행하여 트렌치를 형성하고, 상기 트렌치 내에 에피택시 공정을 이용하여 실리콘 게르마늄 재료 또는 탄화규소 재료를 충전하여, 소스 영역과 드레인 영역을 형성할 수 있다. 상기 실리콘 게르마늄 재료 또는 탄화규소 재료는 에피택시 공정에서 P형 또는 N형 불순물 이온이 인시투 도핑(in-situ doping)되어 있다. 기타 실시예에서는, 상기 실리콘 게르마늄 재료 또는 탄화규소 재료를 형성한 후, 이온 주입 공정을 이용하여 상기 실리콘 게르마늄 재료 또는 탄화규소 재료에 불순물 이온을 도핑할 수도 있다. 상기 실리콘 게르마늄 재료 또는 탄화규소 재료를 이용하여 소스 영역과 드레인 영역을 형성하면, MOS 트랜지스터 채널영역의 결정격자에 대해 응력 작용을 발생하므로, 채널 영역의 캐리어 이동 속도와 MOS 트랜지스터의 전기적 성능을 향상시키는데 유리하다.
도 6을 참고하면, 상기 반도체 기판(100), 게이트 전극 구조(110), 더미 게이트 전극 구조(120), 제1 사이드윌(115)의 표면에 마스크층(150)을 형성하고, 상기 마스크층(150)은 소스 영역(130)의 표면, 드레인 영역(140)의 표면, 더미 게이트 전극 구조(120)의 일부 상부 표면 및 더미 게이트 전극 구조(120)의 게이트 전극 구조(110) 일측에 근접한 제2 사이드윌(125)(도 5를 참고)을 노출시키고, 상기 마스크층(150)을 마스크로 하여, 상기 더미 게이트 전극 구조(120)의 게이트 전극 구조(110) 일측에 근접한 제2 사이드윌(125)과 더미 게이트 전극 구조(120)의 상부 표면에 위치하는 제2 하드마스크층(123)의 노출된 일부를 제거한다.
상기 제2 사이드윌(125)과 제2 하드마스크층(123)을 제거하는 공정은 습식식각 공정이다.
본 실시예에서, 후속 공정에서 형성되는 상호접속층은 선택적 에피택시 공정을 이용하여 형성하고, 선택적 에피택시 공정은 상호접속층을 다결정 실리콘, 단결정 실리콘, 실리콘 게르마늄, 탄화규소 등 반도체 재료의 표면에만 형성할 수 있으며, 산화규소, 질화규소 등 유전체층 표면에는 형성할 수 없다. 더미 게이트 전극 구조 상에 형성된 상호접속층과 소스 영역 또는 드레인 영역의 표면에 형성된 상호접속층을 접속시키기 위하여, 상기 더미 게이트 전극 구조(120)의 게이트 전극 구조(110) 일측에 근접한 제2 사이드윌(125)을 제거하여, 상기 더미 게이트 전극 구조(120)의 상부 표면, 더미 게이트 전극 구조(120)의 측벽 표면, 소스 영역(130) 또는 드레인 영역(140) 표면의 상호접속층을 전기적으로 접속시켜, 소스 영역(130) 또는 드레인 영역(140)이 인접한 더미 게이트 전극 구조(120)와 전기적으로 접속되게 해야 한다.
기타 실시예에서, 상기 마스크층은 더미 게이트 전극 구조의 전체 상부 표면을 노출시키고, 상기 제2 하드마스크층을 제거한 후, 상기 더미 게이트 전극 구조의 전체 상부 표면에 상호접속층을 형성함으로써, 후속 공정에서 상기 더미 게이트 전극 구조에 도전 플러그를 형성할 때 표면을 평평하게 할 수도 있다.
기타 실시예에서, 상기 마스크층은 더미 게이트 전극 구조의 전체 상부 표면과 양측의 제2 사이드윌을 노출시키고, 상기 제2 하드마스크층과 양측의 제2 사이드윌을 제거한 후, 상기 더미 게이트 전극 구조의 상부 표면과 양측의 측벽 표면에 상호접속층을 형성함으로써, 후속 공정에서 상기 더미 게이트 전극 구조에 도전 플러그를 형성할 때 표면을 평평하게 할 수도 있다.
도 7을 참고하면, 에피택시 공정을 이용하여 상기 마스크층(150)이 노출시킨 소스 영역(130)의 표면, 드레인 영역(140)의 표면, 더미 게이트 전극 구조(120)의 일부 상부 표면, 더미 게이트 전극 구조(120)의 소스 영역(130) 또는 드레인 영역(140)에 근접한 측벽 표면에 상호접속층을 형성한다.
본 실시예에서, 상기 에피택시 공정을 이용하여 형성되는 상호접속층의 재료는 N형 또는 P형 불순물 이온이 도핑된 실리콘, 실리콘 게르마늄 또는 탄화규소 등 반도체 재료이며, 상기 N형 또는 P형 이온이 도핑된 실리콘, 실리콘 게르마늄 또는 탄화규소 등 반도체 재료는 양호한 도전성을 가지며, 온 저항이 비교적 낮으므로, 상기 소스 영역(130) 또는 드레인 영역(140)이 인접하는 더미 게이트 전극 구조(120)와 전기적으로 접속되게 한다. 상기 소스 영역(130) 표면의 상호접속층, 소스 영역(130)에 인접하는 더미 게이트 전극 구조(120)의 소스 영역(130) 일측에 근접한 측벽 표면의 상호접속층 및 소스 영역(130)에 인접하는 더미 게이트 전극 구조(120)의 상부 표면의 상호접속층은 제1 상호접속층(160)을 구성하고, 상기 드레인 영역(140) 표면의 상호접속층, 드레인 영역(140)에 인접하는 더미 게이트 전극 구조(120)의 드레인 영역(140) 일측에 근접한 측벽 표면의 상호접속층 및 드레인 영역(140)에 인접하는 더미 게이트 전극 구조(120)의 상부 표면의 상호접속층은 제2 상호접속층(170)을 형성한다.
본 실시예에서, 상기 불순물 이온은 에피택시 공정을 통해 상기 상호접속층 내에 인시투 도핑된다. 기타 실시예에서는, 상기 상호접속층을 형성한 후, 이온 주입 공정을 이용하여 상기 상호접속층 내에 불순물 이온을 도핑한다.
상기 상호접속층의 재료가 실리콘 게르마늄 또는 탄화규소일 경우, 상기 소스 영역과 드레인 영역의 표면에 형성된 상호접속층은 반도체 기판에 대해 응력 작용을 발생하므로, MOS 트랜지스터 채널 영역의 캐리어 이동 속도를 향상시킬 수 있어, MOS 트랜지스터의 전기적 성능을 향상시키는데 유리하다.
본 실시예에서, 상기 마스크층(150)을 마스크로 하여, 노출된 소스 영역(130), 드레인 영역(140) 및 더미 게이트 전극 구조(120)의 표면에 상호접속층을 형성한 후, 상기 마스크층(150)을 제거한다. 기타 실시예에서는, 먼저 상기 마스크층을 제거하고, 노출된 소스 영역, 드레인 영역, 더미 게이트 전극 구조의 상부 표면 및 측벽 표면에 상호접속층을 형성할 수도 있다. 상기 게이트 전극 구조의 상부 표면은 마스크층에 의해 피복된 영역에 제1 하드마스크층을 구비하고, 더미 게이트 전극 구조의 상부 표면은 마스크층에 의해 피복된 영역에 제2 하드마스크층을 구비하므로, 에피택시 공정에 의해 형성되는 상호접속층은 상기 소스 영역, 드레인 영역과 더미 게이트 전극 구조 상부와 측벽 표면에 형성될 수밖에 없다.
기타 실시예에서는, 스퍼터링 공정, 물리 기상 증착 공정 또는 화학 기상 증착 공정을 이용하여 상기 소스 영역, 드레인 영역 및 더미 게이트 전극 구조 상부와 측벽 표면에 금속 상호접속층을 형성하여, 상기 소스 영역, 드레인 영역과 이에 인접하는 더미 게이트 전극 구조를 전기적으로 접속시킬 수도 있다. 상기 상호접속층의 재료가 금속일 경우, 상기 제2 사이드윌을 제거하지 않고, 상기 더미 게이트 전극 구조의 상부 표면, 게이트 전극 구조에 근접한 제2 사이드윌 표면과 소스 영역, 드레인 영역의 표면에 금속 상호접속층을 형성하여, 상기 소스 영역, 드레인 영역과 이에 인접한 더미 게이트 전극 구조를 전기적으로 접속시킬 수도 있다.
도 8을 참고하면, 상기 마스크층(150)(도 7 참고), 제1 하드마스크층(113)(도 7 참고)과 제2 하드마스크층(123)(도 7 참고)을 제거한다.
상기 마스크층(150), 제1 하드마스크층(113)과 제2 하드마스크층(123)을 제거하는 구체적인 공정은 습식 식각 공정 또는 건식 습각 공정이다. 당업자는 마스크층(150), 제1 하드마스크층(113)과 제2 하드마스크층(123)의 재료에 따라 서로 다른 식각 공정을 합리적으로 선택하여, 상기 마스크층, 제1 하드마스크층과 제2 하드마스크층을 제거하는 동시에, 상기 상호접속층과 제1 사이드윌, 제2 사이드윌에 대해 손상을 주지 않게 할 수 있다. 서로 다른 마스크층, 제1 하드마스크층과 제2 하드마스크층의 재료는 서로 다른 식각 공정에 대응하므로, 여기서 상세하게 설명하지 않는다.
도 9를 참고하면, 상기 게이트 전극 구조(110), 더미 게이트 전극 구조(120), 제1 상호접속층(160), 제2 상호접속층(170)의 표면에 금속실리사이드층(180)을 형성한다.
상기 금속실리사이드층(180)의 재료는 니켈실리사이드, 티타늄실리사이드 또는 텅스텐실리사이드 등이며, 본 실시예에서, 상기 금속실리사이드층(180)의 재료는 니켈실리사이드이다. 상기 금속실리사이드층(180)을 형성하는 방법은, 반도체 기판(100), 게이트 전극 구조(110), 더미 게이트 전극 구조(120), 제1 상호접속층(160), 제2 상호접속층(170)의 표면에 니켈 금속층(미도시)을 형성하는 단계, 어닐링 공정을 이용하여 니켈 금속층을 게이트 전극 구조(110), 더미 게이트 전극 구조(120), 제1 상호접속층(160), 제2 상호접속층(170)의 서로 접촉하는 반도체 재료와 반응시켜 금속실리사이드층(180)을 이루는 니켈 실리사이드를 형성하는 단계, 습식 식각을 이용하여 반응하지 않은 니켈 금속층을 제거하는 단계를 포함한다.
본 실시예에서, 후속 공정에서 상기 게이트 전극 구조(110)와 더미 게이트 전극 구조(120)에 도전 플러그를 형성하고, 상기 도전 플러그를 이용하여 층간 상호접속층을 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 서로 접속시키므로, 상기 게이트 전극 구조(110) 및 더미 게이트 전극 구조(120) 상에 금속실리사이드층(180)을 형성함으로써 접촉 저항을 줄여, MOS 트랜지스터의 전기적 성능을 향상시킬 수 있다.
도 10을 참고하면, 상기 반도체 기판(100)의 표면에 층간 유전체층(190)을 형성하고, 상기 층간 유전체층(190) 내에 층간 유전체층(190)을 관통하는 도전 플러그(195)를 형성하고, 상기 도전 플러그(195)는 상기 게이트 전극 구조(110) 상의 금속실리사이드층(180)의 표면, 더미 게이트 전극 구조(12) 상의 금속실리사이드층(180)의 표면에 위치한다.
소스 영역(130)과 접속되는 도전 플러그(195)는 소스 영역(130)에 인접하는 더미 게이트 전극 구조(120) 상에 위치하고, 드레인 영역(140)과 접속되는 도전 플러그(195)는 드레인 영역(140)에 인접하는 더미 게이트 전극 구조(120) 상에 위치하여, 도전 플러그가 상기 소스 영역(130), 드레인 영역(140)의 표면에 직접 형성되지 않으므로, 소스 영역(130), 드레인 영역(140)의 노출되는 폭을 비교적 좁게 할 수 있고, 상기 더미 게이트 전극 구조(120)는 셀로우 트렌치 격리구조(102)의 표면에 위치하므로, 추가 칩 면적을 차지하지 않아, 최종적으로 형성된 MOS 트랜지스터가 차지하는 칩 면적을 작게 한다.
기타 실시예에서는, 상기 더미 게이트 전극 구조 상에 도전 플러그를 형성하지 않고, 상기 더미 게이트 전극 구조를 상호접속층으로 하여 서로 다른 MOS 트랜지스터의 소스 영역 또는 드레인 영역을 서로 접속시킬 수도 있으며, 상호접속층을 추가한 것에 해당되어, 배선 밀도와 배선 선택성을 향상시키는데 유리하다.
상기 형성 방법에 따라, 본 발명의 실시예는 MOS 트랜지스터를 더 제공한다. 도 10을 참고하면, 상기 MOS 트랜지스터는 반도체 기판(100); 상기 반도체 기판(100) 내에 위치하는 활성 영역(101), 상기 반도체 기판(100) 내에 위치하면서 상기 활성 영역(101)을 감싸는 셀로우 트렌치 격리구조(102); 상기 활성 영역(101) 표면에 위치하는 게이트 전극 구조(110), 상기 셀로우 트렌치 격리구조(102) 표면에 위치하는 더미 게이트 전극 구조(120); 상기 게이트 전극 구조(110)의 양측에 위치하는 제1 사이드윌(115); 상기 게이트 전극 구조(110) 양측의 활성 영역(101) 내에 위치하는 소스 영역(130)과 드레인 영역(140); 상기 더미 게이트 전극 구조의 소스 영역(130) 또는 드레인 영역(140)과 멀리 떨어져 있는 일측에 위치하는 제2 사이드윌(125); 상기 소스 영역(130)의 표면, 소스 영역(130)과 인접하는 더미 게이트 전극 구조(120)의 상부 표면 및 소스 영역(130) 일측에 근접한 측벽 표면에 위치하는 제1 상호접속층(160); 상기 드레인 영역(140)의 표면, 드레인 영역(140)과 인접하는 더미 게이트 전극 구조(120)의 상부 표면 및 드레인 영역(140) 일측에 근접한 측벽 표면에 위치하는 제2 상호접속층(170)을 포함한다.
소스 영역(130)과 접속되는 도전 플러그(195)는 소스 영역(130)과 인접한 더미 게이트 전극 구조(120) 상에 위치하고, 드레인 영역(140)과 접속되는 도전 플러그(195)는 드레인 영역(140)과 인접한 더미 게이트 전극 구조(120) 상에 위치하고, 도전 플러그가 상기 소스 영역(130), 드레인 영역(140)의 표면에 직접 형성되지 않으므로, 소스 영역(130), 드레인 영역(140)의 노출되는 폭을 비교적 좁게 할 수 있고, 상기 더미 게이트 전극 구조(120)는 셀로우 트렌치 격리구조(102)의 표면에 위치하므로, 추가 칩 면적을 차지하지 않아, 최종적으로 형성된 MOS 트랜지스터가 차지하는 칩 면적을 작게 하여, 칩의 집적도를 향상시키는데 유리하다.
본 발명은 바람직한 실시예를 통해 상기와 같이 공개되었으나, 본 발명을 한정하기 위한 것이 아니다. 당업자라면 누구든지 본 발명의 정신을 위배하지 않는 범위 내에서, 상기 공개된 방법 및 기술 내용을 이용하여 본 발명의 기술 방안을 변경 및 수정할 수 있다. 따라서, 본 발명의 기술 방안의 내용을 벗어나지 않고 본 발명의 기술본질에 따라 상기 실시예에 대해 행한 간단한 수정, 균등한 변화 및 추가는 모두 본 발명 기술 방안의 보호범위에 속한다.
100: 반도체 기판
101: 활성 영역
102: 셀로우 트렌치 격리구조
110: 게이트 전극 구조
120: 더미 게이트 전극 구조
130: 소스 영역
140: 드레인 영역
160: 제1 상호접속층
170: 제2 상호접속층
195: 도전 플러그
101: 활성 영역
102: 셀로우 트렌치 격리구조
110: 게이트 전극 구조
120: 더미 게이트 전극 구조
130: 소스 영역
140: 드레인 영역
160: 제1 상호접속층
170: 제2 상호접속층
195: 도전 플러그
Claims (23)
- 활성 영역과 상기 활성 영역을 감싸는 셀로우 트렌치 격리구조가 내부에 형성된 반도체 기판을 제공하는 단계;
상기 활성 영역의 표면에 게이트 전극 구조를 형성하고, 상기 셀로우 트렌치 격리구조의 표면에 더미 게이트 전극 구조를 형성하는 단계;
상기 게이트 전극 구조 양측의 활성 영역 내에 소스 영역과 드레인 영역을 형성하는 단계; 및
상기 소스 영역의 표면, 상기 드레인 영역의 표면, 및 더미 게이트 전극 구조의 적어도 일부 상부 표면에 상호접속층을 형성하는 단계;
를 포함하고,
상기 소스 영역의 표면의 상호접속층은 상기 소스 영역과 인접하는 더미 게이트 전극 구조의 상부 표면의 상호접속층과 서로 연결되어 제1 상호접속층을 형성하고, 상기 드레인 영역의 표면의 상호접속층은 상기 드레인 영역과 인접하는 더미 게이트 전극 구조의 상부 표면의 상호접속층과 서로 연결되어 제2 상호접속층을 형성하는,
MOS 트랜지스터 형성 방법. - 제1항에 있어서,
상기 상호접속층은 금속층, 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층, 또는 불순물 이온이 도핑된 탄화규소층인, MOS 트랜지스터 형성 방법. - 제1항에 있어서,
상기 게이트 전극 구조의 측벽에 제1 사이드윌을 형성하고, 상기 더미 게이트 전극 구조의 측벽에 제2 사이드윌을 형성하는 단계를 더 포함하는, MOS 트랜지스터 형성 방법. - 제3항에 있어서,
상기 상호접속층을 형성하기 전에, 상기 더미 게이트 전극 구조의 양측의 상기 제2 사이드윌을 제거하는 단계를 포함하는, MOS 트랜지스터 형성 방법. - 제3항에 있어서,
상기 상호접속층을 형성하기 전에, 상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 제2 사이드윌을 제거하는 단계를 포함하는, MOS 트랜지스터 형성 방법. - 제4항 또는 제5항에 있어서,
상기 상호접속층이 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층, 또는 불순물 이온이 도핑된 탄화규소층일 경우, 에피택시 공정을 이용하여 상기 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽 표면 및 적어도 일부의 상부 표면에 상호접속층을 형성하는, MOS 트랜지스터 형성 방법. - 제4항에 있어서,
상기 상호접속층은 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층, 또는 불순물 이온이 도핑된 탄화규소층일 경우, 에피택시 공정을 이용하여 상기 소스 영역의 표면, 드레인 영역의 표면, 더미 게이트 전극 구조의 측벽 표면 및 상부 표면에 상호접속층을 형성하는, MOS 트랜지스터 형성 방법. - 제1항에 있어서,
상기 더미 게이트 전극 구조는 상기 셀로우 트렌치 격리구조의 표면에 완전히 위치하는, MOS 트랜지스터 형성 방법. - 제8항에 있어서,
상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리가 일정한 간격을 두고 있을 경우, 상기 에피택시 공정을 이용하여 형성된 상호접속층의 두께는 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리 사이의 간격보다 큰, MOS 트랜지스터 형성 방법. - 제8항에 있어서,
상기 셀로우 트렌치 격리구조의 표면에 위치한 더미 게이트 전극 구조를 상호 접속 구조로 하여 기타 MOS 트랜지스터와 접속시키는, MOS 트랜지스터 형성 방법. - 제1항에 있어서,
상기 더미 게이트 전극 구조 상에 도전 플러그를 형성하여, 소스 영역과 드레인 영역을 상호접속층, 상기 도전 플러그를 통해 외부 회로와 접속시키는, MOS 트랜지스터 형성 방법. - 제1항에 있어서,
상기 더미 게이트 전극 구조의 일부는 셀로우 트렌치 격리구조의 표면에 위치하고, 다른 일부는 대응하는 활성 영역의 표면에 위치하는, MOS 트랜지스터 형성 방법. - 제1항에 있어서,
상기 게이트 전극 구조와 더미 게이트 전극 구조는 동일한 형성 공정에서 동시에 형성되는, MOS 트랜지스터 형성 방법. - 제3항에 있어서,
상기 제1 사이드윌과 제2 사이드윌은 동일한 형성 공정에서 동시에 형성되는, MOS 트랜지스터 형성 방법. - 반도체 기판;
상기 반도체 기판 내에 위치하는 활성 영역, 상기 반도체 기판 내에 위치하면서 상기 활성 영역을 감싸는 셀로우 트렌치 격리구조;
상기 활성 영역의 표면에 위치하는 게이트 전극 구조, 상기 셀로우 트렌치 격리구조의 표면에 위치하는 더미 게이트 전극 구조;
상기 게이트 전극 구조 양측의 활성 영역 내에 위치하는 소스 영역과 드레인 영역; 및
상기 소스 영역의 표면 및 소스 영역과 인접하는 더미 게이트 전극 구조의 상부 표면에 위치하는 제1 상호접속층, 상기 드레인 영역의 표면 및 드레인 영역과 인접하는 더미 게이트 전극 구조의 상부 표면에 위치하는 제2 상호접속층;
을 포함하는 MOS 트랜지스터. - 제15항에 있어서,
상기 상호접속층은 금속층, 불순물 이온이 도핑된 단결정 실리콘층, 불순물 이온이 도핑된 실리콘 게르마늄층, 또는 불순물 이온이 도핑된 탄화규소층인, MOS 트랜지스터. - 제15항에 있어서,
상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역과 멀리 떨어져 있는 일측에 위치하는 제2 사이드윌을 더 포함하고, 상기 소스 영역의 표면, 상기 소스 영역과 인접한 더미 게이트 전극 구조의 상부 표면 및 상기 더미 게이트 전극 구조의 소스 영역에 근접한 측벽 표면에 제1 상호접속층이 형성되어 있는, MOS 트랜지스터. - 제15항에 있어서,
상기 소스 영역의 표면, 상기 소스 영역과 인접한 더미 게이트 전극 구조의 상부와 측벽 표면에 제1 상호접속층이 형성되어 있는, MOS 트랜지스터. - 제15항에 있어서,
상기 더미 게이트 전극 구조는 셀로우 트렌치 격리구조의 표면에 완전히 위치하는, MOS 트랜지스터. - 제19항에 있어서,
상기 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리가 일정한 간격을 두고 있을 경우, 에피택시 공정을 이용하여 형성된 상호접속층의 두께는 더미 게이트 전극 구조의 소스 영역 또는 드레인 영역의 일측에 근접한 측벽과 이에 대응하는 셀로우 트렌치 격리구조의 가장자리 사이의 간격보다 큰, MOS 트랜지스터. - 제19항에 있어서,
상기 셀로우 트렌치 격리구조의 표면에 위치한 더미 게이트 전극 구조를 상호 접속 구조로 하여 다른 MOS 트랜지스터와 접속시키는, MOS 트랜지스터. - 제15항에 있어서,
상기 더미 게이트 전극 구조 상에 위치한 도전 플러그는 소스 영역과 드레인 영역을 상호접속층, 상기 도전 플러그를 통해 외부 회로와 접속시키는, MOS 트랜지스터. - 제15항에 있어서,
상기 더미 게이트 전극 구조의 일부는 셀로우 트렌치 격리구조의 표면에 위치하고, 다른 일부는 대응하는 활성 영역의 표면에 위치하는, MOS 트랜지스터.
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