CN104766818A - 形成具有改进的隔离结构的集成电路的方法 - Google Patents

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Abstract

本发明提供了一种形成具有改进的隔离结构的集成电路的方法，该方法包括形成部分埋置在衬底中的隔离结构。隔离结构的部分从衬底的上表面突出。部分地去除隔离结构，从而形成改进的隔离结构。改进的隔离结构的上表面低于衬底的上表面。形成部分位于衬底上且部分位于改进的隔离结构的上表面上的栅极介电结构。

Description

形成具有改进的隔离结构的集成电路的方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及集成电路的形成方法。背景技术
金属氧化物半导体场效应晶体管（MOSFET）具有栅电极、衬底以及栅电极和衬底之间的栅极介电层。因此，通过控制栅电极处的电压电平，产生或调整位于栅极介电层下面的衬底中的导电沟道。在一些应用中，通过增大栅极介电层的厚度来提高MOSFET的栅源击穿电压。在一些应用中，通过引入扩散漏极区来提高MOSFET的漏源击穿电压。例如，包括横向扩散金属氧化物半导体（LDMOS）晶体管和双扩散漏极金属氧化物半导体(DDDMOS)晶体管的各种类型的MOSFET配置为具有增大的击穿电压。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：形成部分埋置在衬底中的隔离结构，所述隔离结构的部分从所述衬底的上表面突出；部分地去除所述隔离结构，从而形成改进的隔离结构，所述改进的隔离结构的上表面低于所述衬底的上表面；以及形成部分位于所述衬底上以及部分位于所述改进的隔离结构的上表面上的栅极介电结构。
在该方法中，所述改进的隔离结构的上表面和所述衬底的上表面之间的垂直距离等于或大于
该方法还包括：在形成所述改进的隔离结构之后，在所述衬底中形成源极区和漏极区。
该方法还包括：在所述栅极介电结构上方形成栅电极结构，所述栅电极结构的上表面具有直接位于所述改进的隔离结构上方的第一部分和不同于所述第一部分的第二部分，且所述栅电极结构的上表面的所述第一部分齐平于或低于所述栅电极结构的上表面的所述第二部分。
该方法还包括：在所述栅极介电结构和所述栅电极结构的侧壁上形成间隔件结构；以及在所述衬底中形成源极区和漏极区。
该方法还包括：在所述栅电极结构、所述源极区或所述漏极区上实施硅化工艺。
在该方法中，形成所述隔离结构包括实施硅的局部氧化（LOCOS）工艺或浅沟槽隔离（STI）工艺。
该方法还包括：基于所述改进的隔离结构和所述栅极介电结构形成双扩散漏极金属氧化物半导体（DDDMOS）晶体管或横向扩散金属氧化物半导体（LDMOS）晶体管。
根据本发明的另一方面，提供了一种方法，包括：形成部分埋置在衬底的第一阱中的第一隔离结构，所述第一阱具有第一掺杂类型，且所述第一隔离结构的上部从所述衬底的上表面突出；部分地去除所述第一隔离结构，从而形成改进的隔离结构，所述改进的隔离结构的上表面低于所述衬底的上表面；以及形成部分位于所述衬底的第二阱上、部分位于所述衬底的第一阱上以及部分位于所述改进的隔离结构的上表面上的栅极介电结构，所述第二阱具有第二掺杂类型。
在该方法中，所述第一掺杂类型是N型掺杂，且所述第二掺杂类型是P型掺杂。
在该方法中，所述改进的隔离结构的上表面和所述衬底的上表面之间的垂直距离等于或大于
该方法还包括：在所述第一阱中形成漏极区，所述漏极区位于所述改进的隔离结构和第二隔离结构之间；以及在所述第二阱中形成源极区，所述源极区位于所述改进的隔离结构和第三隔离结构之间。
在该方法中，形成所述漏极区和形成所述源极区包括实施对应于所述第一掺杂类型的注入工艺。
该方法还包括：在所述栅极介电结构上方形成栅电极结构，所述栅电极结构的上表面具有直接位于所述改进的隔离结构上方的第一部分和直接位于所述第二阱上方的第二部分，且所述栅电极结构的上表面的所述第一部分齐平于或低于所述栅电极结构的上表面的所述第二部分。
该方法还包括：在所述栅极介电结构和所述栅电极结构的侧壁上形成间隔件结构；在所述第一阱中形成漏极区，所述漏极区位于所述改进的隔离结构和第二隔离结构之间；以及在所述第二阱中形成源极区，所述源极区位于所述改进的隔离结构和第三隔离结构之间，且位于所述间隔件结构和所述第三隔离结构之间。
该方法还包括：在所述栅电极结构、所述源极区或所述漏极区上实施硅化工艺。
在该方法中，形成所述隔离结构包括实施硅的局部氧化（LOCOS）工艺或浅沟槽隔离（STI）工艺。
该方法还包括：基于所述改进的隔离结构和所述栅极介电结构形成双扩散漏极金属氧化物半导体（DDDMOS）晶体管或横向扩散金属氧化物半导体（LDMOS）晶体管。
根据本发明的又一方面，提供了一种方法，包括：形成部分埋置在衬底的第一阱中的第一隔离结构，所述第一阱具有第一掺杂类型，且所述第一隔离结构的上部从所述衬底的上表面突出；部分地去除所述第一隔离结构，从而形成改进的隔离结构，所述改进的隔离结构的上表面低于所述衬底的上表面；形成部分位于所述衬底的第二阱上、部分位于所述衬底的所述第一阱上且部分位于所述改进的隔离结构的上表面上的栅极介电结构，所述第二阱具有第二掺杂类型；以及在所述栅极介电结构上方形成栅电极结构，所述栅电极结构的上表面具有直接位于所述改进的隔离结构上方的第一部分和直接位于所述第二阱上方的第二部分，且所述栅电极结构的上表面的所述第一部分齐平于或低于所述栅电极结构的上表面的所述第二部分。
该方法还包括：基于所述改进的隔离结构和所述栅极介电结构形成双扩散漏极金属氧化物半导体（DDDMOS）晶体管或横向扩散金属氧化物半导体（LDMOS）晶体管。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的集成电路的截面图。
图2是根据一些实施例制造集成电路的方法的流程图。
图3A至图3G是根据一些实施例处于各个制造阶段的集成电路的截面图。
具体实施方式
以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，且还可以包括在第一部件和第二部件之间可以形成附加部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身不指示所讨论的各个实施例和/或配置之间的关系。
另外，为便于描述，在此可以使用诸如“在…下面”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图所示的方位以外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而在此使用的空间相对描述符可以同样作相应的解释。
在一些实施例中，LDMOS或DDDMOS的栅极介电层具有不同厚度的至少两个或多个部分。在一些实施例中，栅极介电层的厚度由埋置在衬底中的隔离结构和形成在其上的栅极介电材料层来实现。隔离结构的上表面低于衬底的上表面。因此，改进了工艺裕度，以用于避免直接位于隔离结构之上的导线和栅电极之间的短路。在一些实施例中，改进的工艺裕度允许进一步减小其上形成有导线的层间介电（ILD）层的厚度。
图1是根据一些实施例的集成电路100的截面图。在一些实施例中，图1所示的集成电路100是中间产品，通过一种或多种制造工艺对该中间产品进行进一步加工以形成功能集成电路。集成电路100的其他有源电子组件和无源电子组件在图1中未示出。
集成电路100具有衬底110，该衬底110经过一种或多种注入工艺以形成第一阱112和第二阱114。集成电路100还具有隔离结构122、124和126、栅极介电结构132、栅电极结构134、间隔件结构135、漏极区136、源极区138、蚀刻停止层142、层间介电（ILD）层152、以及导线154。在一些实施例中，阱112和阱114、隔离结构122、栅极介电结构132、栅电极结构134、间隔件结构135、漏极区136以及源极区138一起构成横向扩散金属氧化物半导体（LDMOS）晶体管。作为一个实例公开了图1中的LDMOS。在一些实施例中，所公开的方法可应用于制造其他类型的LDMOS晶体管或各种类型的双扩散漏极金属氧化物半导体（DDDMOS）晶体管。
在一些实施例中，衬底110包括：元素半导体，诸如晶体的、多晶的或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟;合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在至少一个实施例中，衬底110是具有梯度SiGe部件的合金半导体衬底，其中Si和Ge组成从一个位置的一种比率改变为梯度SiGe部件的另一位置的另一比率。在另一实施例中，合金SiGe形成在硅衬底的上方。在另一实施例中，SiGe衬底产生应变。在一些实施例中，衬底110是绝缘体上半导体。在一些实例中，衬底110包括外延层或隐埋层。在其他实例中，衬底110包括多层化合物半导体结构。
在一些实施例中，衬底110通常显示出类似于本征半导体材料或具有预定掺杂类型的半导体材料的导电特性。在一些实施例中，预定掺杂类型是P型掺杂。
衬底110具有形成在隔离结构124和隔离结构126之间的第一阱112和第二阱114。阱112和阱114具有不同的掺杂类型。在一些实施例中，如果图1中的LDMOS晶体管是N型晶体管，则第一阱112具有N型掺杂，且第二阱114具有P型掺杂。在一些实施例中，如果图1中的LDMOS晶体管是P型晶体管，则第一阱112具有P型掺杂，且第二阱114具有N型掺杂。在一些实施例中，一个或多个深阱（未示出）形成在第一阱112和第二阱14的下方以使第一阱112和第二阱114与衬底110电隔离。
隔离结构122埋置在衬底110的第一阱112中。隔离结构122的上表面122a低于衬底110的上表面110a。在一些实施例中，隔离结构122的上表面122a和衬底110的上表面110a之间的垂直距离等于或大于在一些实施例中，隔离结构122包括氧化硅。
栅极介电结构132部分位于衬底110的第二阱114上，部分位于衬底110的第一阱112上，且部分位于隔离结构122的上表面122a上。在一些实施例中，栅极介电结构132包括氧化硅或高介电常数（高k）介电材料。在一些实施例中，栅极介电结构132具有包括一层或多层不同的介电材料的多层结构。在一些实施例中，栅极介电结构132配置为具有足够的厚度，以允许生成的晶体管具有预定的栅源击穿电压。在一些实施例中，图1中的生成的LDMOS的栅电极结构134配置为在约32伏特的电压下操作，且栅极介电结构132配置为具有从到的范围内的厚度。
栅电极结构134位于栅极介电结构132上方。在一些实施例中，栅电极结构134包括多晶硅或诸如铜、铝、钨、钛、它们的合金或它们的组合的一种或多种金属材料。在一些实施例中，栅电极结构134具有多层结构。在图1中，栅电极结构134的上部包括硅化物层134a。在一些实施例中，省略硅化物层134a。栅电极结构134的上表面134b具有直接位于隔离结构122上方的第一部分134b-1以及直接位于第二阱114上方的第二部分134b-2。在一些实施例中，上表面134b的第一部分134b-1与上表面134b的第二部分134b-2齐平或上表面134b的第一部分134b-1低于上表面134b的第二部分134b-2。
此外，包括第一间隔件135a和第二间隔件135b的间隔件结构位于栅极介电结构132和栅电极结构134的侧壁上。在一些实施例中，间隔件135a和135b具有包括氮化硅的材料。第一间隔件135a位于隔离结构122上方，而第二间隔件135b位于第二阱114上方且介于隔离结构122和隔离结构126之间。漏极区136位于第一阱112中且介于隔离结构122和隔离结构124之间。源极区138在第二阱114中介于间隔件结构135的第二间隔件135b和隔离结构126之间。在一些实施例中，如果图1中的LDMOS晶体管是N型晶体管，则漏极区136和源极区138具有掺杂浓度大于第一阱112的掺杂浓度的N型掺杂。在一些实施例中，如果图1中的LDMOS晶体管是P型晶体管，则漏极区136和源极区138具有掺杂浓度大于第一阱112的掺杂浓度的P型掺杂。漏极区136的上部包括硅化物层136a。源极区138的上部包括硅化物层138a。在一些实施例中，省略硅化物层136a和138a。
此外，在图1中，蚀刻停止层142覆盖衬底110和LDMOS晶体管。ILD层152位于蚀刻停止层142的上方，且导线154形成在ILD层152上。从导线154未与栅电极结构134、漏极区136或源极区138物理接触的位置截取图1中的截面图。在一些实施例中，栅电极结构134、漏极区136和源极区138中的一个或多个与导线154在不同于截取图1中的截面图的位置处电连接。
在一些实施例中，由于隔离结构122的上表面122a低于衬底110的上表面110a，所以上表面134b的第一部分134b-1也低于上表面134b的第二部分134b-2。因此，导线154和直接位于隔离结构122上方的栅电极结构134之间的垂直距离大于导线154和直接位于第二阱114上方的栅电极结构134之间的垂直距离。在一些实施例中，导线154和隔离结构122上方的栅电极结构134之间的增大的间隙提供了额外的工艺裕度，以避免由工艺变化所引起的导线154和栅电极结构134之间的意外的短路。
在一些实施例中，以禁止导线154的相同导电层的导线越过LDMOS晶体管的上表面134b的第二部分134b-2的方式来设置用于设计集成电路100的布局设计规则。
图2是根据一些实施例制造集成电路100的方法200的流程图。图3A至图3G是根据一些实施例处于各个制造阶段的集成电路100的截面图。与图1中的组件相同或相似的图2和图3A至图3G的组件提供有相同的参考标号，且省略了它们的细节描述。应该理解，在图2所示的方法200之前、期间和/或之后可以实施额外的操作，且一些其他工艺在此可以仅进行简单的描述。
如图2和图1所示，工艺200开始于操作210，其中隔离结构形成在衬底中。衬底具有第一掺杂类型的第一阱和第二掺杂类型的第二阱。第一隔离结构形成在第一阱中，且第二隔离结构和第三隔离结构形成在第一阱和第二阱的边缘处。在一些实施例中，通过实施硅的局部氧化（LOCOS）工艺或浅沟槽隔离（STI）工艺来形成第一、第二和第三隔离结构。在一些实施例中，操作210还包括形成图案化掩模以避免第二和第三隔离结构经受一个或多个以下操作。
图3A是在操作210之后的集成电路100的截面图。第一隔离结构310部分埋置于衬底110的第一阱112中。第一隔离结构310的上部从衬底110的上表面110a突出。第二隔离结构124部分埋置于第一阱112的边缘处的衬底110中。第三隔离结构126部分埋置于第二阱114的边缘处的衬底110中。在一些实施例中，第一、第二和第三隔离结构310、124和126在上表面110a下方具有约相同的深度。第一阱112和第二阱114的大部分以及整个第一隔离结构310位于隔离结构124和隔离结构126之间。图案化掩模320覆盖第二隔离结构124和第三隔离结构126。
工艺200进行到操作220，其中，部分地去除第一隔离结构以形成改进的隔离结构。改进的隔离结构的上表面低于衬底的上表面。在一些实施例中，操作220包括实施氧化物干蚀刻工艺和/或氧化物湿蚀刻工艺。在一些实施例中，干蚀刻工艺包括基于碳氟化物气体的各向异性蚀刻。在一些实施例中，湿蚀刻工艺包括使用诸如缓冲氧化物蚀刻剂（BOE）的氢氟酸溶液或氢氟酸的缓冲溶液（BHF）。
图3B是在操作220之后的集成电路100的截面图。第一隔离结构310转变为改进的隔离结构122。改进的隔离结构122的上表面122a低于衬底110的上表面110a。在一些实施例中，改进的隔离结构122的上表面122a和衬底110的上表面110a之间的垂直距离等于或大于保留图案化掩模320以避免第二隔离结构124和第三隔离结构126经受以下的一个或多个操作。
工艺200进行到操作230，其中，形成栅极介电结构。栅极介电结构部分位于衬底的第二阱上，部分位于衬底的第一阱上，且部分位于改进的隔离结构的上表面上。在一些实施例中，栅极介电结构包括氧化硅，且操作230包括实施热氧化工艺。在一些实施例中，在温度处于500℃到1100℃的范围内的熔炉中实施热氧化工艺。在一些实施例中，在形成栅极介电结构之后，操作230还包括去除在操作210中所形成的图案化掩模。
图3C是在操作230之后的集成电路100的截面图。栅极介电结构132位于第二阱114、第一阱112以及隔离结构122的上表面122a上。图案化掩模320已经被去除。
工艺200进行到操作240，其中，形成栅电极结构。栅电极结构位于栅极介电结构的上方。在一些实施例中，栅电极结构包括多晶硅或者一种或多种金属材料。
图3D是在操作240之后的集成电路100的截面图。栅电极结构134位于栅极介电结构132上。
在一些实施例中，以在衬底110和隔离结构122上形成一层或多层栅极介电材料的方式来实施操作230和操作240。然后，在一层或多层栅极介电材料上形成一层或多层栅电极材料。最后，图案化一层或多层栅极介电材料和一层或多层栅电极材料以形成图3D中的栅极介电结构132和栅电极结构134。
工艺200进行到操作250，其中，间隔件结构形成在栅极介电结构和栅电极结构的侧壁上。在一些实施例中，操作250包括在图3D中产生的结构上方形成间隔件材料层以及随后进行各向异性蚀刻工艺。在一些实施例中，间隔件结构具有包括氮化硅的材料。
图3E是在操作250之后的集成电路100的截面图。包括第一间隔件135a和第二间隔件135b的间隔件结构位于栅极介电结构132和栅电极结构134的侧壁上。第一间隔件135a位于第一阱上方的隔离结构122上。第二间隔件135b位于第二阱上方且介于改进的隔离结构122和第三隔离结构126之间。
工艺200进行到操作260，其中，漏极区形成在第一阱中且源极区形成在第二阱中。在一些实施例中，操作260包括形成掩模，该掩模露出部分第一阱以用于形成漏极区且露出部分第二阱以用于形成源极区，随后进行注入工艺。
图3F是在操作260之后的集成电路100的截面图。漏极区136在第一阱112中形成在改进的隔离结构122和第二隔离结构124之间。而且，源极区138在第二阱114中形成在间隔件135b和第三隔离结构126之间。
工艺200进行到操作270，其中，在栅电极结构、源极区或漏极区上实施硅化工艺。在一些实施例中，操作270包括在栅电极结构、源极区或漏极区上形成金属材料层，以及随后进行退火工艺以形成硅化物层并且进行去除工艺以去除未反应的金属材料。
图3G是在操作270之后的集成电路100的截面图。栅电极134的上部转变为硅化物层134a。漏极区136的上部转变为硅化物层136a。而且，源极区138的上部转变为硅化物层138a。在一些实施例中，不是所有的栅电极134、漏极区136和源极区138都通过操作270的硅化工艺进行加工。在一些实施例中，省略操作270。
工艺200进行到操作280，包括在操作270的产生的结构上方形成蚀刻停止层，在蚀刻停止层上方形成ILD层，以及在ILD层上形成导线。在一些实施例中，在形成导线之前，选择性地蚀刻ILD以形成接触开口且在接触开口中形成一个或多个接触塞。在一些实施例中，结合接触塞的形成来实施化学机械平坦化（CMP）。
图1示出了在操作280之后的集成电路100的截面图。
工艺200进行到操作290，其中，实施额外的操作以形成基于改进的隔离结构122和栅极介电结构132的横向扩散金属氧化物半导体（LDMOS）晶体管。在一些实施例中，操作210至操作280还可用于形成基于双扩散漏极金属氧化物半导体（DDDMOS）晶体管而生成的结构。
根据一个实施例，方法包括形成部分埋置在衬底中的隔离结构。部分隔离结构从衬底的上表面突出。部分地去除隔离结构，从而形成改进的隔离结构。改进的隔离结构的上表面低于衬底的上表面。形成部分位于衬底上且部分位于改进的隔离结构的上表面上的栅极介电结构。
根据另一实施例，方法包括形成部分埋置在衬底的第一阱中的第一隔离结构。第一阱具有第一掺杂类型，且第一隔离结构的上部从衬底的上表面突出。部分地去除第一隔离结构，从而形成改进的隔离结构。改进的隔离结构的上表面低于衬底的上表面。形成部分位于衬底的第二阱上、部分位于衬底的第一阱上且部分位于改进的隔离结构的上表面上的栅极介电结构。第二阱具有第二掺杂类型。
根据另一实施例，方法包括形成部分埋置在衬底的第一阱中的第一隔离结构。第一阱具有第一掺杂类型，且第一隔离结构的上部从衬底的上表面突出。部分地去除第一隔离结构，从而形成改进的隔离结构。改进的隔离结构的上表面低于衬底的上表面。形成部分位于衬底的第二阱上、部分位于衬底的第一阱上且部分位于改进的隔离结构的上表面上的栅极介电结构。第二阱具有第二掺杂类型。形成位于栅极介电结构上方的栅电极结构。栅电极结构的上表面具有直接位于改进的隔离结构上方的第一部分和直接位于第二阱上方的第二部分。栅电极结构的上表面的第一部分与栅电极结构的上表面的第二部分齐平或栅电极结构的上表面的第一部分低于栅电极结构的上表面的第二部分。
上面概述了一些实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于执行与在此所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
形成部分埋置在衬底中的隔离结构，所述隔离结构的部分从所述衬底的上表面突出；
部分地去除所述隔离结构，从而形成改进的隔离结构，所述改进的隔离结构的上表面低于所述衬底的上表面；以及
形成部分位于所述衬底上以及部分位于所述改进的隔离结构的上表面上的栅极介电结构。
2.根据权利要求1所述的方法，其中，所述改进的隔离结构的上表面和所述衬底的上表面之间的垂直距离等于或大于
3.根据权利要求1所述的方法，还包括：
在形成所述改进的隔离结构之后，在所述衬底中形成源极区和漏极区。
4.根据权利要求1所述的方法，还包括：
在所述栅极介电结构上方形成栅电极结构，所述栅电极结构的上表面具有直接位于所述改进的隔离结构上方的第一部分和不同于所述第一部分的第二部分，且所述栅电极结构的上表面的所述第一部分齐平于或低于所述栅电极结构的上表面的所述第二部分。
5.根据权利要求4所述的方法，还包括：
在所述栅极介电结构和所述栅电极结构的侧壁上形成间隔件结构；以及
在所述衬底中形成源极区和漏极区。
6.根据权利要求5所述的方法，还包括：
在所述栅电极结构、所述源极区或所述漏极区上实施硅化工艺。
7.根据权利要求1所述的方法，其中，形成所述隔离结构包括实施硅的局部氧化（LOCOS）工艺或浅沟槽隔离（STI）工艺。
8.根据权利要求1所述的方法，还包括：
基于所述改进的隔离结构和所述栅极介电结构形成双扩散漏极金属氧化物半导体（DDDMOS）晶体管或横向扩散金属氧化物半导体（LDMOS）晶体管。
9.一种方法，包括：
形成部分埋置在衬底的第一阱中的第一隔离结构，所述第一阱具有第一掺杂类型，且所述第一隔离结构的上部从所述衬底的上表面突出；
部分地去除所述第一隔离结构，从而形成改进的隔离结构，所述改进的隔离结构的上表面低于所述衬底的上表面；以及
形成部分位于所述衬底的第二阱上、部分位于所述衬底的第一阱上以及部分位于所述改进的隔离结构的上表面上的栅极介电结构，所述第二阱具有第二掺杂类型。
10.一种方法，包括：
形成部分埋置在衬底的第一阱中的第一隔离结构，所述第一阱具有第一掺杂类型，且所述第一隔离结构的上部从所述衬底的上表面突出；
部分地去除所述第一隔离结构，从而形成改进的隔离结构，所述改进的隔离结构的上表面低于所述衬底的上表面；
形成部分位于所述衬底的第二阱上、部分位于所述衬底的所述第一阱上且部分位于所述改进的隔离结构的上表面上的栅极介电结构，所述第二阱具有第二掺杂类型；以及
在所述栅极介电结构上方形成栅电极结构，所述栅电极结构的上表面具有直接位于所述改进的隔离结构上方的第一部分和直接位于所述第二阱上方的第二部分，且所述栅电极结构的上表面的所述第一部分齐平于或低于所述栅电极结构的上表面的所述第二部分。
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