KR100236101B1 - 반도체 소자 및 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 고 전압에서 동작할 수 있는 MASFET(Metal Air Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자는 필드 영역과 활성 영역으로 정의되는 제 1 도전형 반도체 기판과, 상기 반도체 기판의 액티브 영역에 형성되는 게이트 전극과, 상기 반도체 기판과 게이트 전극 사이에 형성되는 진공 영역과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성된 것이다.

Description

반도체 소자 및 제조 방법
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 고 전압에서 동작할 수 있는 MASFET(Metal Air Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
일반적으로 MOS(Metal Oxide Semiconductor) 소자는 반도체(Si)의 표면에 산화막(SiO2)을 형성하고 그 위에 금속을 형성한 구조이다. 그 중에 전계 효과 트랜지스터(MOSFET,MOS Field Effect Transistor)는 제 1 도전형 실리콘 기판에 산화막으로된 게이트 절연막과 게이트 전극이 차례로 형성되고, 게이트 전극 양측의 실리콘 기판에 소오스/드레인 불순물 영역이 형성된 것이다.
이와 같은 MOSFET는 게이트 전극의 전위에 의해서 소오스-드레인 간에 흐르는 전류(채널 전류)를 제어하는 것이다.
종래의 MOSFET를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 MOSFET 구조 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선상의 구조 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'선상의 구조 단면도이고, 도 4 (a) 내지 (d)는 도 1의 Ⅰ-Ⅰ'선상의 종래 MOSFET 공정 단면도이다.
종래의 n채널 MOSFET의 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 게이트 절연막(3), 게이트 전극(5) 및 캡 게이트 절연막(5)이 형성된다.
그리고 상기 게이트 절연막(3), 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에는 절연막 측벽(7)이 형성되고, 상기 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
이와 같은 구조를 갖는 종래의 n채널 MOSFET의 제조 방법은 도 4a 내지 4d와 같다.
도 4a와 같이 p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성하고 액티브 영역에 산화막으로 게이트 절연막(3)을 형성한다.
도 4b와 같이 상기 게이트 절연막(3)의 소정 부위에 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성하고, 상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 저농도 n형 불순물 이온을 주입한다.
도 4c와 같이 전면에 절연막을 증착하고 이방성 식각하여 상기 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에 절연막 측벽(7)을 형성한다.
그리고, 도 4d와 같이 상기 캡 게이트 절연막(5) 및 절연막 측벽(7)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
이와 같은 종래의 MOSFET의 동작은 다음과 같다.
상기와 같은 종래의 MOSFET는 게이트 전극(4)과 반도체 기판(1) 사이에 게이트 절연막(3)으로 산화막을 사용한 경우로써, 게이트 전극(4)에 문턱 전압 이상의 전압을 인가하면 게이트 전극(4) 하측의 반도체 기판에 채널이 형성되어 소오스 및 드레인 영역 간에 전류가 흐르게 된다.
이 때 MOSFET가 동작할 수 있는 최대 전압은 소자의 핫 캐리어 라이프 타임(hot carrier life time)이 10년을 만족시키는 드레인 전압(Vdd) 또는 게이트 산화막의 TDDB(Time-Dependent Dielectric Breakdown), SILC(Stress Induced Leakage Time), FN(Fowler-Nordheim) 및 스트레스 인가시의 MOSFET 특성의 열화 등과 같은 신뢰성 특성이 10년을 만족하는 게이트 전압에 의하여 결정된다.
상기에서 설명한 바와 같은 종래의 MOSFET에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래의 MOSFET에서는 절연막 측벽 하측의 반도체 기판에 저농도 n형 불순물 영역이 형성되므로 채널 길이가 짧아질수록 드레인 전계가 강해져서 MOSFET의 동작 특성은 게이트 절연막 또는 절연막 측벽과 반도체 기판 사이의 계면에 발생되는 계면 상태와 게이트 절연막 또는 절연막 측벽 내에 발생되는 전하 트랩(trap)에 의하여 변하게 되며 결국 회로가 오동작하게 된다.
둘째, 게이트 절연막의 두께가 얇아질수록 게이트 절연막의 신뢰성 특성은 더욱 나빠지게 되어 소자가 오동작할 수 있는 최대 전압은 최대 게이트 전압에 가깝게 되므로 고전압에서는 동작할 수 없었다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 고전압에서 동작할 수 있는 MASFET 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 MOSFET 구조 평면도
도 2는 도 1의 Ⅰ-Ⅰ'선상의 구조 단면도.
도 3은 도 1의 Ⅱ-Ⅱ'선상의 구조 단면도
도 4a 내지 4d는 도 1의 Ⅰ-Ⅰ'선상의 종래 MOSFET 공정 단면도
도 5는 본 발명 제 1 실시예의 MASFET 구조 평면도
도 6는 도 5의 Ⅰ-Ⅰ'선상의 MASFET 구조 단면도.
도 7은 도 5의 Ⅱ-Ⅱ'선상의 MASFET 구조 단면도
도 8a 내지 8d는 도 5의 Ⅰ-Ⅰ'선상의 본 발명 제 1 실시예의 MASFET 공정 단면도
도 9는 본 발명 제 2 실시예의 MASFET 구조 평면도
도 10는 도 9의 Ⅰ-Ⅰ'선상의 MASFET 구조 단면도.
도 11은 도 9의 Ⅱ-Ⅱ'선상의 MASFET 구조 단면도
도 12a 내지 12d는 도 9의 Ⅰ-Ⅰ'선상의 본 발명 제 2 실시예의 MASFET 공정 단면도
도 13는 본 발명 제 3 실시예의 MASFET 구조 평면도
도 14는 도 13의 Ⅰ-Ⅰ'선상의 MASFET 구조 단면도.
도 15은 도 13의 Ⅱ-Ⅱ'선상의 MASFET 구조 단면도
도 16a 내지 16d는 도 13의 Ⅰ-Ⅰ'선상의 본 발명 제 3 실시예의 MASFET 공정 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 절연막 4 : 게이트 전극
5 : 캡 게이트 절연막 6 : 저농도 불순물 영역
7 : 절연막 측벽 8 : 불순물 영역
9 : 감광막 10, 11 : 절연막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 필드 영역과 활성 영역으로 정의되는 제 1 도전형 반도체 기판과, 상기 반도체 기판의 액티브 영역에 형성되는 게이트 전극과, 상기 반도체 기판과 게이트 전극 사이에 형성되는 진공 영역과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법는 필드 영역과 활성 영역으로 정의되는 제 1 도전형 반도체 기판을 준비하는 단계와, 상기 액티브 영역의 반도체 기판위에 차례로 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 절연막을 제거하는 단계와, 상기 게이트 절연막이 제거된 부분이 진공상태가 되도록 게이트 전극을 포함한 반도체 기판 전면에 절연막을 형성한 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명 제 1 실시예의 MASFET 구조 평면도이고, 도 6는 도 5의 Ⅰ-Ⅰ'선상의 MASFET 구조 단면도이며, 도 7은 도 5의 Ⅱ-Ⅱ'선상의 MASFET 구조 단면도이고, 도 8a 내지 8d는 도 5의 Ⅰ-Ⅰ'선상의 본 발명 제 1 실시예의 MASFET 공정 단면도이다.
본 발명 제 1 실시예의 MASFET 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 상기 반도체 기판(1)과 일정 공간을 갖고 게이트 전극(5) 및 캡 게이트 절연막(5)이 형성된다. 즉, 반도체 기판(1)과 게이트 전극(4) 사이에는 진공 상태가 된다.
그리고 상기 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에는 절연막 측벽(7)이 형성되고, 상기 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
계속해서, 상기 캡 게이트 절연막(5), 절연막 측벽(7), 고농도 n형 불순물 영역(8) 및 필드 산화막(2)의 표면에 절연막(10)이 형성된다.
이와 같은 구조를 갖는 본 발명 제 1 실시예의 MASFET 제조 방법은 다음과 같다.
도 8a와 같이, p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성하고 액티브 영역에 게이트 절연막(3)을 형성한다.
상기 게이트 절연막(3)의 소정 부위에 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성하고, 상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 반도체 기판(1)에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(6)을 형성한다.
도 8b와 같이, 전면에 절연막을 증착하고 이방성 식각하여 상기 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에 절연막 측벽(7)을 형성한다.
상기 절연막 측벽(7) 및 캡 게이트 절연막(5)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
도 8c와 같이, 전면에 감광막(9)을 증착하고 상기 액티브 영역위의 캡 게이트 절연막(5), 게이트 전극(4), 절연막 측벽(7) 및 절연막 측벽(7)에 인접한 고농도 n형 불순물 영역(8)이 소정 부분 노출되도록 상기 감광막(9)을 패터닝하고, 상기 게이트 전극(4) 하측 및 절연막 측벽(7) 하측의 게이트 절연막(3)을 제거한다.
도 8d와 같이, 상기 감광막(9)을 모두 제거하고 상기 캡 게이트 절연막(5), 절연막 측벽(7)을 포함한 기판 전표면에 절연막(10)을 형성한다. 이 때 절연막 측벽(7) 및 게이트 전극(4)과 반도체 기판(1) 사이에는 진공 상태가 된다.
한편, 본 발명 제 2 실시예의 반도체 소자 및 그 제조 방법은 다음과 같다.
도 9는 본 발명 제 2 실시예의 MASFET 구조 평면도이고, 도 10는 도 9의 Ⅰ-Ⅰ'선상의 MASFET 구조 단면도이며, 도 11은 도 9의 Ⅱ-Ⅱ'선상의 MASFET 구조 단면도이고, 도 12a 내지 12d는 도 9의 Ⅰ-Ⅰ'선상의 본 발명 제 2 실시예의 MASFET 공정 단면도이다.
본 발명 제 2 실시예의 MASFET의 구조는 본 발명 제 1 실시예의 구조에서 게이트 전극과 절연막 측벽 사이에도 공간을 갖도록 형성한 것이다.
즉, 제 2 실시예의 MASFET 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 상기 반도체 기판(1)과 일정 공간을 갖고 게이트 전극(5) 및 캡 게이트 절연막(5)이 형성된다. 즉, 반도체 기판(1)과 게이트 전극(4) 사이에는 진공 상태가 된다.
상기 게이트 전극(4)과는 일정 공간을 갖도록 상기 게이트 전극(4)과 캡 게이트 절연막(5) 측면에 절연막 측벽(7)이 형성된다. 즉, 게이트 전극(4)과 절연막 측벽(7)사이에도 진공 상태가 된다.
상기 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
상기 캡 게이트 절연막(5), 절연막 측벽(7), 고농도 n형 불순물 영역(8) 및 필드 산화막(2)의 표면에 절연막(10)이 형성된다.
이와 같은 구조를 갖는 본 발명 제 2 실시예의 MASFET 제조 방법은 다음과 같다.
도 12a와 같이, p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성한다.
액티브 영역의 반도체 기판(1) 소정 부위에 게이트 절연막(3), 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성한다.
상기 게이트 전극(4)의 측면 및 노출된 반도체 기판(1) 표면에 얇은 산화막 등의 제 1 절연막(11)을 형성한다. 이 때, 상기 제 1 절연막(11)은 열 산화 방법으로 산화막을 형성한다.
상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 게이트 전극(4) 양측의 반도체 기판(1)에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(6)을 형성한다.
도 12b와 같이, 전면에 절연막을 증착하고 이방성 식각하여 상기 제 1 절연막(11) 및 캡 게이트 절연막(5) 측면에 절연막 측벽(7)을 형성한다.
상기 절연막 측벽(7) 및 캡 게이트 절연막(5)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
도 12c 및 도 9와 같이, 전면에 감광막(9)을 증착하고 상기 액티브 영역위의 캡 게이트 절연막(5), 게이트 전극(4), 절연막 측벽(7) 및 절연막 측벽(7)에 인접한 고농도 n형 불순물 영역(8)이 소정 부분 노출되도록 상기 감광막(9)을 패터닝하고, 상기 제 1 절연막(11) 및 게이트 절연막(3)을 제거한다. 이 때, 감광막(9) 패턴은 도 9와 같이 액티브 영역의 중심 부분이 노출되도록 한다.
도 12 (d)와 같이, 상기 감광막(9)을 모두 제거하고 상기 캡 게이트 절연막(5), 절연막 측벽(7)을 포함한 기판 전표면에 제 2 절연막(10)을 형성한다. 이 때 제 1 절연막(11)과 게이트 절연막(3)이 제거된 부분의 절연막 측벽(7) 및 게이트 전극(4)과 반도체 기판(1) 사이 그리고 게이트 전극(4)과 절연막 측벽(7) 사이에는 진공 상태가 된다.
또 한편, 본 발명 제 3 실시예의 반도체 소자 및 그 제조 방법은 다음과 같다.
도 13는 본 발명 제 3 실시예의 MASFET 구조 평면도이고, 도 14는 도 13의 Ⅰ-Ⅰ'선상의 MASFET 구조 단면도이며, 도 15은 도 13의 Ⅱ-Ⅱ'선상의 MASFET 구조 단면도이고, 도 16a 내지 16d는 도 13의 Ⅰ-Ⅰ'선상의 본 발명 제 3 실시예의 MASFET 공정 단면도이다.
본 발명 제 3 실시예의 반도체 소자는 본 발명 제 2 실시예의 반도체 소자에서 게이트 전극과 절연막 측벽 사이의 공간을 진공상태로 형성함에 있어서 진공 상태를 캡 게이트 절연막과 절연막 측벽 사이에 까지 연장하여 형성한 것이다.
즉, 제 3 실시예의 MASFET 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 상기 반도체 기판(1)과 일정 공간을 갖고 게이트 전극(5) 및 캡 게이트 절연막(5)이 형성된다.
상기 게이트 전극(4) 및 캡 게이트 절연막(5)과는 일정 공간을 갖도록 상기 게이트 전극(4)과 캡 게이트 절연막(5) 측면에 절연막 측벽(7)이 형성된다. 즉, 반도체 기판(1)과 게이트 전극(4) 사이, 게이트 전극(4) 및 캡 게이트 절연막(5)과 절연막 측벽(7)사이에도 진공 상태가 된다.
상기 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
상기 캡 게이트 절연막(5), 절연막 측벽(7), 고농도 n형 불순물 영역(8) 및 필드 산화막(2)의 표면에 절연막(10)이 형성된다.
이와 같은 구조를 갖는 본 발명 제 3 실시예의 MASFET 제조 방법은 다음과 같다.
도 16a와 같이, p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성한다.
액티브 영역의 반도체 기판(1) 소정 부위에 게이트 절연막(3), 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성한다.
상기 캡 게이트 절연막(5) 표면, 게이트 전극(4)의 측면 및 노출된 반도체 기판(1) 표면에 걸쳐 얇은 산화막 등의 제 1 절연막(11)을 형성한다. 이 때, 상기 제 1 절연막(11) 형성 방법은 CVD 방법으로 형성한다.
상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 게이트 전극(4) 양측의 반도체 기판(1)에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(6)을 형성한다.
도 16b와 같이, 전면에 절연막을 증착하고 이방성 식각하여 상기 제 1 절연막(11) 측면에 절연막 측벽(7)을 형성한다.
상기 절연막 측벽(7) 및 캡 게이트 절연막(5)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
도 16c 및 도 13와 같이, 전면에 감광막(9)을 증착하고 상기 액티브 영역위의 캡 게이트 절연막(5), 게이트 전극(4), 절연막 측벽(7) 및 절연막 측벽(7)에 인접한 고농도 n형 불순물 영역(8)이 소정 부분 노출되도록 상기 감광막(9)을 패터닝하고, 상기 제 1 절연막(11) 및 게이트 절연막(3)을 제거한다. 이 때, 감광막(9) 패턴은 도 13와 같이 액티브 영역의 중심 부분이 노출되도록 한다.
도 16d와 같이, 상기 감광막(9)을 모두 제거하고 상기 캡 게이트 절연막(5), 절연막 측벽(7)을 포함한 기판 전표면에 제 2 절연막(10)을 형성한다. 이 때 제 1 절연막(11)과 게이트 절연막(3)이 제거된 부분의 절연막 측벽(7) 및 게이트 전극(4)과 반도체 기판(1) 사이 그리고 게이트 전극(4) 및 캡 게이트 절연막(5)과 절연막 측벽(7) 사이에는 진공 상태가 된다.
이상에서 설명한 바와 같은 본 발명의 MASFET에 있어서는 게이트 전극과 반도체 기판 사이에 게이트 절연막 대신에 진공 상태를 형성하므로 다음과 같은 효과가 있다.
첫째, 공기의 유전 상수(εr)는 거의 1 이며, 게이트 절연막으로 사용되는 산화막의 유전상수는 약 3.9이다. 따라서 두께가 Tox인 게이트 산화막을 공기로 채운 경우의 유효 게이트 절연막 두께(T,eq)는 4×Tox이다.
둘째, 게이트 전극과 반도체 기판 사이에 산화막으로 게이트 절연막을 형성할 경우에 비하여 게이트와 기판 사이의 누설 전류를 감소시킬 수 있다.
셋째, 게이트 전극과 기판 사이를 진공상태로 형성하므로 게이트 절연막의 신뢰성을 향상시킬 수 있다.
넷째, 상기와 같이 게이트 전극과 기판 사이의 누설 전류를 감소시키고 게이트 절연막의 신뢰성이 향상되므로 높은 게이트 전압을 이용할 수 있다.
다섯째, 트랜지스터 동작시 발생되는 핫 캐리어(hot carrier)가 반도체 기판의 계면에 계면 상태를 발생시킬 수 없을 뿐만 아니라 게이트 산화막 내에 전하 트랩이 발생되지 않으므로 높은 드레인 전압을 사용할 수 있다.
여섯째, 결국 높은 게이트 전압과 높은 드레인 전압을 사용할 수 있으므로 고전압에서 동작할 수 있다.

Claims (6)

  1. 필드 영역과 액티브 영역으로 정의 되는 제 1 도전형 반도체 기판;
    상기 반도체 기판의 필드 영역에 형성되는 필드 산화막;
    상기 액티브 영역의 반도체 기판위에 차례로 형성되는 게이트 전극 및 캡 게이트 절연막;
    상기 게이트 전극과 반도체 기판 사이에 형성되는 진공 영역;
    상기 게이트 전극 및 캡 게이트 절연막 측면에 형성되는 절연막 측벽;
    상기 절연막 측벽 하측의 반도체 기판에 형성되는 저농도 제 2 도전형 불순물 영역; 그리고,
    상기 절연막 측벽 양측의 반도체 기판에 형성되는 고농도 제 2 도전형 불순물 영역; 그리고,
    상기 캡 게이트 절연막 및 절연막 측벽을 포함한 기판 전면에 형성되는 보호막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 진공 영역이 게이트 전극과 절연막 측벽 사이에도 확장되어 형성됨을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 진공 영역이 게이트 전극 및 캡 게이트 절연막과 절연막 측벽 사이에 더 확장되어 형성됨을 특징으로 하는 반도체 소자.
  4. 필드 영역과 활성 영역으로 정의되는 제 1 도전형 반도체 기판을 준비하는 단계;
    상기 액티브 영역의 반도체 기판위에 차례로 게이트 절연막, 게이트 전극 및 캡 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판에 저농도 제 1 도전형 불순물 영역을 형성하는 단계;
    상기 게이트 전극 및 캡 게이트 절연막의 측면에 절연막 측벽을 형성하는 단계;
    상기 게이트 절연막을 제거하는 단계; 그리고,
    상기 게이트 절연막이 제거된 부분이 진공상태가 되도록 캡 게이트 절연막 및 절연막 측벽을 포함한 반도체 기판 전면에 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  5. 필드 영역과 활성 영역으로 정의되는 제 1 도전형 반도체 기판을 준비하는 단계;
    상기 액티브 영역의 반도체 기판위에 차례로 게이트 절연막, 게이트 전극 및 캡 게이트 절연막을 형성하는 단계;
    상기 게이트 전극의 양측 표면 및 반도체 기판 표면에 제 1 절연막을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판에 저농도 제 1 도전형 불순물 영역을 형성하는 단계;
    상기 캡 게이트 절연막 및 제 1 절연막의 측면에 절연막 측벽을 형성하는 단계;
    상기 게이트 절연막 및 제 1 절연막을 제거하는 단계; 그리고,
    상기 게이트 절연막 및 제 1 절연막이 제거된 부분이 진공상태가 되도록 캡 게이트 절연막 및 절연막 측벽을 포함한 반도체 기판 전면에 제 2 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 절연막을 캡 게이트 절연막 및 게이트 전극 측면을 포함한 반도체 기판 전면에 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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