DE19832552A1 - Halbleitereinrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleitereinrichtung und Verfahren zu ihrer Herstellung

Info

Publication number
DE19832552A1
DE19832552A1 DE19832552A DE19832552A DE19832552A1 DE 19832552 A1 DE19832552 A1 DE 19832552A1 DE 19832552 A DE19832552 A DE 19832552A DE 19832552 A DE19832552 A DE 19832552A DE 19832552 A1 DE19832552 A1 DE 19832552A1
Authority
DE
Germany
Prior art keywords
insulation film
semiconductor substrate
gate
gate electrode
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19832552A
Other languages
English (en)
Other versions
DE19832552B4 (de
Inventor
Sang Don Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19832552A1 publication Critical patent/DE19832552A1/de
Application granted granted Critical
Publication of DE19832552B4 publication Critical patent/DE19832552B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung, und insbesondere auf einen Metall-Luft-Halbleiter-Feldeffekttransistor (MASFET) sowie auf ein Verfahren zu dessen Herstellung, wobei dieser Transistor bei hoher Spannung betrieben werden kann.
Bei einer herkömmlichen Metalloxid(MOS)-Halbleitereinrichtung befindet sich ein Oxidfilm (SiO2) auf der Oberfläche eines Halbleiters (Si), wobei ei­ ne Metallschicht auf dem Oxidfilm zu liegen kommt. Im Falle eines Me­ talloxidhalbleiter-Feldeffekttransistors (MOSFET) werden ein Gate-Isola­ tionsfilm aus einem Oxid sowie eine Gate-Elektrode nacheinander aufein­ anderliegend auf einem Halbleitersubstrat eines ersten Leitungstyps ge­ bildet, wonach Source- und Drain-Verunreinigungsbereiche unterhalb der Oberfläche des Halbleitersubstrats an beiden Seiten der Gate-Elektro­ de erzeugt werden. Bei einem MOSFET wird der Strom (Kanalstrom) zwi­ schen Source und Drain durch das Potential der Gate-Elektrode gesteuert.
Ein konventioneller MOSFET wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben.
Die Fig. 1 zeigt eine Draufsicht auf einen konventionellen MOSFET, wäh­ rend die Fig. 2 einen Querschnitt entlang der Linie I-I' von Fig. 1 zeigt. Die Fig. 3 ist ein Querschnitt entlang der Linie II-II' von Fig. 1, während die Fig. 4A bis 4D Querschnittsansichten in verschiedenen Herstel­ lungsstufen des konventionellen MOSFET's sind.
Beim konventionellen n-Kanal-MOSFET sind aktive Bereiche und Feldbe­ reiche in einem p-Typ-Halbleitersubstrat 1 definiert. Eine Feldoxidschicht 2 liegt auf dem Halbleitersubstrat 1 bzw. auf dem Feldbereich, während sich ein Gate-Isolationsfilm 3, eine Gate-Elektrode 4 und ein Kappen- Gate-Isolationsfilm 5 aufeinanderliegend in einem vorbestimmten Bereich des aktiven Bereichs des Halbleitersubstrats 1 befinden. Isolationsseiten­ wandstücke 7 liegen auf dem Gate-Isolationsfilm 3 sowie an beiden Seiten der Gate-Elektrode 4 und des Kappen-Gate-Isolationsfilms 5. Leicht do­ tierte Verunreinigungsbereiche 6 vom N-Typ befinden sich jeweils unter­ halb der Isolationsseitenwandstücke 7. Dagegen liegen stark dotierte Ver­ unreinigungsbereiche 8 vom N-Typ, die als Source- und Drainbereiche dienen, unterhalb des Gate-Isolationsfilms 3 an beiden Seiten der Isola­ tionsseitenwandstücke 7.
Ein Verfahren zur Herstellung eines solchen konventionellen MOSFET's wird nachfolgend unter Bezugnahme auf die Fig. 4A bis 4D im einzel­ nen erläutert.
Entsprechend der Fig. 4A wird zunächst ein Feldoxidfilm 2 in einem Feld­ bereich auf einem p-Typ-Halbleitersubstrat 1 ausgebildet, und es wird an­ schließend ein Gate-Isolationsfilm 3 in einem aktiven Bereich auf dem Halbleitersubstrat 1 aus einem Oxid hergestellt.
Sodann werden gemäß Fig. 4B eine Gate-Elektrode 4 und ein Kappen- Gate-Isolationsfilm 5 der Reihe nach übereinanderliegend in einem vorbe­ stimmten Bereich auf dem Gate-Isolationsfilm 3 erzeugt. Unter Verwen­ dung der Gate-Elektrode 4 und des Kappen-Gate-Isolationsfilms 5 als Masken werden sodann n-Typ-Verunreinigungsionen mit geringer Kon­ zentration implantiert, um auf diese Weise leicht dotierte Verunreini­ gungsbereiche 6 zu erhalten.
Gemäß Fig. 4C wird anschließend ein Isolationsfilm auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, der anschließend ani­ sotrop geätzt wird, um Isolationsseitenwandstücke 7 zu erhalten, die die Seiten der Gate-Elektrode 4 und des Kappen-Gate-Isolationsfilms 5 umge­ ben bzw. an diesen anliegen.
Sodann werden gemäß Fig. 4D unter Verwendung des Kappen-Gate-Iso­ lationsfilms 5 und der Isolationsseitenwandstücke 7 als Masken Verunrei­ nigungsionen vom n-Typ mit hoher Konzentration implantiert, um hoch­ dotierte Verunreinigungsbereiche 8 vom n-Typ unterhalb der Substrato­ berfläche des Halbleitersubstrats 1 an beiden Seiten der Isolationsseiten­ wandstücke 7 zu erhalten.
Es soll nun die Betriebsweise des konventionellen MOSFET's näher be­ schrieben werden.
Für den Fall, daß eine Oxidschicht als Gate-Isolationsfilm 3 auf dem Halb­ leitersubstrat 1 zum Einsatz kommt, bildet sich im Halbleitersubstrat 1 unterhalb der Gate-Elektrode 4 ein Kanal aus, wenn eine Spannung an die Gate-Elektrode 4 angelegt wird, die höher ist als die Schwellenspannung. Im Ergebnis fließt ein Strom zwischen dem Sourcebereich und dem Drain­ bereich. Dabei wird die maximale Spannung, bei der der MOSFET betrie­ ben werden kann, durch die Gate-Spannung definiert, die über einen Zei­ traum von etwa zehn Jahren Eigenschaften und Betriebszuverlässigkeit des MOSFET's bestimmt. In diesem Zusammenhang sei etwa auf die Ver­ schlechterung der MOSFET-Eigenschaften durch den Fowler-Nord­ heim(FN)-Effekt sowie durch Wirkung mechanischer Spannungen im Gate-Oxidfilm verwiesen. Auch können im Gate-Oxidfilm spannungsindu­ zierte Leckströme (SILC) sowie zeit abhängige dielektrische Durchbrüche (TDDB) auftreten. Hinsichtlich der Drainspannung Vdd kann davon aus­ gegangen werden, daß sich durch sie ebenfalls über einen Zeitraum von et­ wa zehn Jahren heiße Ladungsträger erzeugen lassen.
Beim konventionellen MOSFET treten jedoch einige Nachteile auf. Wenn sich Verunreinigungsionen vom n-Typ mit schwacher Konzentration un­ terhalb der Isolationsseitenwandstücke befinden, wird das elektrische Feld im Drain stärker, wenn sich die Kanallänge verkürzt. Die Betriebsei­ genschaften des MOSFET's hängen somit vom Zustand an der Grenzfläche zwischen Halbleitersubstrat und Gate-Isolationsfilm oder Isolationssei­ tenwandstücken ab sowie von einer Ladungsfalle, die sich im Gate-Isola­ tionsfilm oder in den Isolationsseitenwandstücken befindet, was letztlich zu Betriebsstörungen führt. Andererseits wird mit dünner werdendem Gate-Isolationsfilm die Betriebszuverlässigkeit des Gate -Isolationsfilms schlechter. Die Einrichtung kann daher nicht mehr bei hoher Spannung betrieben werden, da die maximale Spannung, bei der die Einrichtung Stö­ rungen zeigt, nahe der maximalen Gate-Spannung liegt.
Der Erfindung liegt die Aufgabe zugrunde, einen Metall-Luft-Halbleiter- Feldeffekttransistor (MASFET) zu schaffen, der bei hoher Spannung sicher betrieben werden kann. Darüber hinaus soll ein zu seiner Herstellung ge­ eignetes Verfahren angegeben werden.
Nach dem breitesten Aspekt der vorliegenden Erfindung enthält eine Halb­ leitereinrichtung folgendes: ein Halbleitersubstrat eines ersten Leitungs­ typs mit Feldbereichen und aktiven Bereichen: eine Gate-Elektrode auf dem Halbleitersubstrat im aktiven Bereich; einen Vakuum- bzw. Hohl­ raum zwischen dem Halbleitersubstrat und der Gate-Elektrode; sowie Source- und Drain-Verunreinigungsbereiche unterhalb der Oberfläche des Halbleitersubstrats an beiden Seiten der Gate-Elektrode.
Ein Verfahren zur Herstellung der erfindungsgemäßen Halbleitereinrich­ tung umfaßt nach dem breitesten Aspekt folgende Schritte: Bereitstellung eines Halbleitersubstrats eines ersten Leitungstyps mit Feldbereichen und aktiven Bereichen; Bildung eines Gate-Isolationsfilms und einer dar­ auf liegenden Gate-Elektrode auf dem Halbleitersubstrat im aktiven Be­ reich; Bildung von Source- und Drain-Verunreinigungsbereichen unter­ halb der Oberfläche des Halbleitersubstrats an beiden Seiten der Gate- Elektrode; Entfernen des Gate-Isolationsfilms; und Bildung eines Isola­ tionsfilms auf der gesamten Oberfläche des Halbleitersubstrats ein­ schließlich der Gate-Elektrode, um dort einen Vakuum- bzw. Hohlraum (Leerraum) zu erhalten, wo der Gate-Isolationsfilm entfernt worden ist.
Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezug­ nahme auf die Zeichnung im einzelnen erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf einen konventionellen MOSFET;
Fig. 2 einen Querschnitt entlang der Linie I-I' von Fig. 1;
Fig. 3 einen Querschnitt entlang der Linie II-II' von Fig. 1;
Fig. 4A bis 4D Querschnittsansichten zur Erläuterung verschiedener Herstellungsstufen des konventionellen MOSFET's, jeweils gesehen ent­ lang der Linie I-I' von Fig. 1;
Fig. 5 eine Draufsicht auf einen MASFET in Übereinstimmung mit einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 6 einen Querschnitt entlang der Linie I-I' von Fig. 5;
Fig. 7 einen Querschnitt entlang der Linie II-II' von Fig. 5;
Fig. 8A bis 8D Querschnittsansichten zur Erläuterung verschiedener Herstellungsstufen des MASFET's in Übereinstimmung mit dem ersten Ausführungsbeispiel der vorliegenden Erfindung, jeweils gesehen entlang der Linie I-I' von Fig. 5;
Fig. 9 eine Draufsicht auf einen MASFET in Übereinstimmung mit einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 10 einen Querschnitt entlang der Linie I-I' von Fig. 9;
Fig. 11 einen Querschnitt entlang der Linie II-II' von Fig. 9;
Fig. 12A bis 12D Querschnittsansichten zur Erläuterung verschiede­ ner Herstellungsstufen des MASFET's in Übereinstimmung mit dem zwei­ ten Ausführungsbeispiel der vorliegenden Erfindung, jeweils gesehen ent­ lang der Linie I-I' von Fig. 9;
Fig. 13 eine Draufsicht auf einen MASFET in Übereinstimmung mit ei­ nem dritten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 14 einen Querschnitt entlang der Linie I-I' von Fig. 13;
Fig. 15 einen Querschnitt entlang der Linie II-II' von Fig. 13; und
Fig. 16A bis 16D Querschnittsansichten zur Erläuterung verschiede­ ner Herstellungsstufen des MASFET's in Übereinstimmung mit dem drit­ ten Ausführungsbeispiel der vorliegenden Erfindung, jeweils gesehen ent­ lang der Linie I-I' von Fig. 13.
Es werden nunmehr die bevorzugten Ausführungsbeispiele der vorliegen­ den Erfindung im Detail beschrieben.
Die Fig. 5 zeigt eine Draufsicht auf einen MASFET nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung, während die Fig. 6 ei­ nen Querschnitt entlang der Linie I-I' von Fig. 5 ist. Fig. 7 ist ein Quer­ schnitt entlang der Linie II-II' von Fig. 5, während die Fig. 8A bis 8D Querschnittsdarstellungen verschiedener Herstellungsstufen des erfin­ dungsgemäßen MASFET's nach dem ersten Ausführungsbeispiel der vor­ liegenden Erfindung sind. Jeweils entlang der Linie I-I' von Fig. 5 gese­ hen.
Beim ersten Ausführungsbeispiel nach der vorliegenden Erfindung sind auf einem Halbleitersubstrat 1 vom p-Typ aktive Bereiche und Feldberei­ che gebildet. Ein Feldoxidfilm 2 befindet sich auf dem Halbleitersubstrat 1 im Feldbereich, während eine Gate-Elektrode 4 mit darauf liegendem Kap­ pen-Gate-Isolationsfilm 5 in einem Abstand vom Substrat 1 angeordnet sind, und zwar im aktiven Bereich zwischen den Feldbereichen. Mit ande­ ren Worten existiert ein Vakuumbereich (evakuierter Raum) zwischen dem Halbleitersubstrat 1 und der Gate-Elektrode 4.
Isolationsseitenwandstücke 7 umgeben die Seiten der Gate-Elektrode 4 und des Kappen-Gate-Isolationsfilms 5 bzw. liegen an den Seiten dieser Elemente 4 und 5 an. Leicht dotierte Verunreinigungsbereiche 6 vom N- Typ befinden sich unterhalb der Oberfläche des Halbleitersubstrats 1, und zwar im Bereich unterhalb der Seitenwandstücke 7. Dagegen befinden sich stark dotierte Verunreinigungsbereiche 8 vom N-Typ unterhalb der Oberfläche des Halbleitersubstrats 1 und seitlich neben den Isolationssei­ tenwandstücken 7, also zwischen diesen und dem Feldbereich 2. Ferner liegt ein Isolationsfilm 10 auf den Oberflächen von Kappen-Gate-Isola­ tionsfilm 5, Isolationsseitenwandstücken 7, Halbleitersubstrat 1, stark dotierten Verunreinigungsbereichen 8 vom N-Typ und Feldoxidfilm 2.
Ein Verfahren zur Herstellung des erfindungsgemäßen MASFET gemäß dem ersten Ausführungsbeispiel wird nunmehr näher beschrieben.
Gemäß Fig. 8A wird zunächst ein Feldoxidfilm 2 in einem Feldbereich auf einem Halbleitersubstrat 1 vom p-Typ hergestellt. Sodann wird im aktiven Bereich auf dem Halbleitersubstrat 1 ein Gate-Isolationsfilm 3 gebildet. Auf dem Gate-Isolationsfilm 3 wird sodann etwa im mittleren Bereich eine Gate-Elektrode 4 gebildet und daraufliegend ein Kappen-Gate-Isolations­ film 5. Unter Verwendung der Gate-Elektrode 4 und des Kappen-Gate-Iso­ lationsfilms 5 als Masken werden sodann n-Typ-Verunreinigungsionen mit geringer Konzentration in das Halbleitersubstrat 1 implantiert, um auf diese Weise leicht dotierte Verunreinigungsbereiche 6 vom n-Typ zu erhal­ ten.
Sodann wird gemäß Fig. 8B ein Isolationsfilm auf die gesamte Oberfläche der so erhaltenen Struktur niedergeschlagen, der anschließend anisotrop geätzt wird, um Isolationsseitenwandstücke 7 zu erhalten, die die Seiten von Gate-Elektrode 4 und Kappen-Gate-Isolationsfilm 5 umgeben bzw. ab­ decken und an diesen anliegen. Unter Verwendung der Isolationsseiten­ wandstücke 7 und des Kappen-Gate-Isolationsfilms 5 als Masken werden danach Verunreinigungsionen vom n-Typ mit starker Konzentration in das Halbleitersubstrat 1 implantiert, um stark dotierte Verunreinigungs­ bereiche 8 vom n-Typ, die als Source- und Drainbereiche arbeiten, unter­ halb der Oberfläche des Halbleitersubstrats 1 zu beiden Seiten der Isola­ tionsseitenwandstücke 7 zu erhalten.
In einem weiteren Schritt gemäß Fig. 8C wird ein Photoresistfilm 9 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht und dann ge­ mustert, um den Kappen-Gate-Isolationsfilm 5, die Isolationsseitenwand­ stücke 7 und einen vorbestimmten Bereich des Gate-Isolationsfilms 3 frei­ zulegen, wobei der vorbestimmte Bereich des Gate-Isolationsfilms 3 auf dem stark dotierten Verunreinigungsbereich 8 vom n-Typ benachbart zu den Isolationsseitenwandstücken 7 liegt. Sodann wird der Gate-Isola­ tionsfilm 3 unterhalb der Gate-Elektrode 4 und den Isolationsseitenwand­ stücken 7 entfernt. Vorzugsweise wird der gesamte Gate-Isolationsfilm 3 entfernt. Dies kann durch einen geeigneten Ätzprozeß geschehen.
Entsprechend dem Schritt 8D wird sodann der gesamte Photoresistfilm 9 entfernt und es wird ein Isolationsfilm 10 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, also auf den Kappen-Gate-Isola­ tionsfilm 5 und die Isolationsseitenwandstücke 7. Der Isolationsfilm 10 kann auch auf den stark dotierten Bereichen 8 und dem Feldoxidfilm 2 zu liegen kommen. Es entsteht somit zu dieser Zeit ein Raum zwischen der Gate-Elektrode 4 und dem Halbleitersubstrat 1 sowie benachbart dazu zwischen den Isolationsseitenwandstücken 7 und dem Halbleitersubstrat 1, wobei sich in diesem Raum ein Vakuum befindet. Dieser Raum bzw. Hohlraum ist zumindest frei vom Material des Gate-Isolationsfilms 3 und des Isolationsfilms 10.
Nachfolgend wird eine Halbleitereinrichtung nach einem zweiten Ausfüh­ rungsbeispiel der Erfindung sowie ein Verfahren zu deren Herstellung be­ schrieben.
Die Fig. 9 zeigt eine Draufsicht auf einen MASFET in Übereinstimmung mit dem zweiten Ausführungsbeispiel der vorliegenden Erfindung, wäh­ rend die Fig. 10 eine Querschnittsansicht entlang der Linie I-I' von Fig. 9 ist. Die Fig. 11 zeigt eine Querschnittsansicht entlang der Linie II-II' von Fig. 9, während die Fig. 12A bis 12D Querschnittsansichten der erfindungsgemäßen Einrichtung in unterschiedlichen Herstellungsstufen zeigt, und zwar jeweils entlang der Linie I-I' von Fig. 9 gesehen.
In Übereinstimmung mit dem zweiten Ausführungsbeispiel der vorliegen­ den Erfindung existiert ein leerer Raum bzw. Hohlraum auch zwischen ei­ ner Gate-Elektrode und den Isolationsseitenwandstücken.
Aktive Bereiche und Feldbereiche sind auf einem p-Typ-Halbleitersub­ strat 1 definiert. Ein Feldoxidfilm 2 befindet sich auf dem Halbleitersub­ strat 1 im Feldbereich, während eine Gate-Elektrode 4 und ein darauf lie­ gender Kappen-Gate-Isolationsfilm 5 oberhalb des Halbleitersubstrats 1 im aktiven Bereich zu liegen kommen. Dabei liegt die Gate-Elektrode 4 Im Abstand zum Halbleitersubstrat 1. Mit anderen Worten existiert ein Vaku­ umraum bzw. Hohlraum (leerer Raum) zwischen dem Halbleitersubstrat 1 und der Gate-Elektrode 4.
Ein Isolationsseitenwandstück 7 umgibt die Gate-Elektrode 4 und den Kappen-Gate-Isolationsfilm 5, wie dies auch beim ersten Ausführungsbei­ spiel der Erfindung der Fall war. Allerdings existiert beim zweiten Ausfüh­ rungsbeispiel der Erfindung jetzt auch ein Vakuumraum bzw. Hohlraum zwischen dem Isolationsseitenwandstück 7 und der Gate-Elektrode 4.
Dieser Hohlraum kann sich über die gesamte Höhe der Gate-Elektrode 4 erstrecken.
Leicht dotierte Verunreinigungsbereiche 6 vom N-Typ liegen unterhalb der Oberfläche des Halbleitersubstrats 1 sowie unterhalb des Isolationssei­ tenwandstückes 7. Dagegen befinden sich stark dotierte Verunreini­ gungsbereiche 8 vom N-Typ, die als Source- und Drainbereich arbeiten, unterhalb der Oberfläche des Halbleitersubstrats 1 an den Seiten des Iso­ lationsseitenwandstückes 7, also zwischen diesem und dem Feldbereich 2.
Ein Isolationsfilm 10 liegt auf dem Kappen-Gate-Isolationsfilm 5, dem Iso­ lationsseitenwandstück 7, den stark dotierten Verunreinigungsbereichen 8 vom n-Typ und dem Feldoxidfilm 2.
Im folgenden soll das Verfahren zur Herstellung des MASFET nach dem zweiten Ausführungsbeispiel näher erläutert werden.
Gemäß Fig. 12A wird zunächst auf einem p-Typ-Halbleitersubstrat 1 ein Feldoxidfilm 2 in einem Feldbereich gebildet. Sodann werden der Reihe nach übereinanderliegend in einem aktiven Bereich auf dem Halbleiter­ substrat 1 in einem vorbestimmten Bereich ein Gate-Isolationsfilm 3, dar­ auf eine Gate-Elektrode 4 und auf dieser liegend ein Kappen-Gate-Isola­ tionsfilm 5 gebildet. Sodann wird ein erster Isolationsfilm 11 hergestellt, der etwa ein dünner Oxidfilm sein kann, und zwar auf der freiliegenden Oberfläche des Halbleitersubstrats 1 sowie an den Seiten der Gate-Elek­ trode 4. Es sei darauf hingewiesen, daß der Gate-Isolationsfilm 3 nur un­ terhalb der Gate-Elektrode 4 zu liegen kommt. Dieser Oxidfilm 11 kann durch einen thermischen Oxidationsprozeß erzeugt werden, und zwar auf den freien Oberflächen von Halbleitersubstrat 1 und Gate-Elektrode 4. Mit der Gate-Elektrode 4 und dem Kappen-Gate-Isolationsfilm 5 als Masken werden sodann Verunreinigungsionen vom n-Typ mit geringer Konzentra­ tion in das Halbleitersubstrat 1 implantiert, um auf diese Weise leicht do­ tierte Verunreinigungsbereiche 6 vom n-Typ zu erhalten.
Entsprechend der Fig. 12B wird dann ein Isolationsfilm auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht und anschließend an­ isotrop geätzt, um ein Isolationsseitenwandstück 7 zu erhalten, das den ersten Isolationsfilm 11 umgibt bzw. an dessen Seiten anliegt und auch an den Seiten des Kappen-Gate-Isolationsfilms 5 anliegt. Unter Verwendung des Isolationsseitenwandstückes 7 und des Kappen-Gate-Isolationsfilms 5 als Masken werden sodann Verunreinigungsionen vom n-Typ mit hoher Konzentration in das Halbleitersubstrat implantiert, um stark dotierte Verunreinigungsbereiche 8 vom n-Typ, die als Source- und Drainbereiche dienen, unterhalb der Oberfläche des Halbleitersubstrats 1 sowie an den Seiten des Isolationsseitenwandstückes 7 zu erhalten.
Gemäß Fig. 12C wird sodann ein Photoresistfilm 9 auf die gesamte Ober­ fläche der so erhaltenen Struktur aufgebracht und anschließend gemu­ stert, um den Kappen-Gate-Isolationsfilm 5, das Isolationsseitenwand­ stück 7 und den ersten Isolationsfilm 11 in einem Bereich auf dem stark dotierten Verunreinigungsbereich 8 vom n-Typ benachbart zum Isola­ tionsseitenwandstück 7 freizulegen. Anschließend werden der erste Isola­ tionsfilm 11 und der Gate-Isolationsfilm 3 entfernt. Zu dieser Zeit ist der Photoresistfilm 9 so strukturiert, daß er den Zentralbereich des aktiven Bereichs freilegt.
Das Entfernen des ersten Isolationsfilms 11 kann durch einen geeigneten Ätzprozeß erfolgen.
In einem weiteren Schritt gemäß Fig. 12D wird der verbleibende Photore­ sistfilm 9 vollständig beseitigt. Sodann wird ein zweiter Isolationsfilm 10 auf die Oberfläche der so erhaltenen Struktur aufgebracht, also auf das Halbleitersubstrat 1, den Kappen-Gate-Isolationsfilm 5 und die Isola­ tionsseitenwandstücke 7 sowie auch auf den Feldbereich 2. Demzufolge bildet sich ein Vakuumraum bzw. Hohlraum zwischen der Gate-Elektrode 4 und dem Isolationsseitenwandstück 7, zwischen dem Halbleitersubstrat 1 und der Gate-Elektrode 4 und zwischen dem Halbleitersubstrat 1 und dem Isolationsseitenwandstück 7.
In diesem Hohlraum befindet sich also weder Material des ersten Isola­ tionsfilms 11 noch Material des zweiten Isolationsfilms 10.
Im folgenden wird eine Halbleitereinrichtung nach einem dritten Ausfüh­ rungsbeispiel der vorliegenden Erfindung näher beschrieben sowie ein Verfahren zu ihrer Herstellung.
Die Fig. 13 zeigt eine Draufsicht auf einen MASFET in Übereinstimmung mit dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wäh­ rend die Fig. 14 eine Querschnittsansicht entlang der Linie I-I' von Fig. 13 ist. Die Fig. 15 ist eine Querschnittsansicht entlang der Linie II-II' von Fig. 13 und die Fig. 16A bis 16B zeigen Querschnittsansichten in verschiedenen Herstellungsstufen des erfindungsgemäßen MASFET's nach dem dritten Ausführungsbeispiel der vorliegenden Erfindung, und zwar jeweils gesehen entlang der Linie I-I' von Fig. 13.
In Übereinstimmung mit dem dritten Ausführungsbeispiel der Erfindung existiert ein Vakuumraum bzw. leerer Raum (Hohlraum) auch zwischen dem Kappen-Gate-Isolationsfilm und dem Isolationsseitenwandstück. Der Hohlraum zwischen der Gate-Elektrode und dem Isolationsseiten­ wandstück ist somit in Richtung des Kappen-Gate-Isolationsfilms verlän­ gert.
Bei einem MASFET nach dem dritten Ausführungsbeispiel liegen auf ei­ nem Halbleitersubstrat 1 vom p-Typ ein aktiver Bereich und ein Feldbe­ reich. Im Feldbereich befindet sich auf dem Halbleitersubstrat 1 ein Fel­ doxidfilm 2. Dagegen befinden sich in einem vorbestimmten Bereich des aktiven Bereichs des Halbleitersubstrats 1 der Reihe nach übereinander­ liegend ein Gate-Elektrode 4 und darauf ein Kappen-Gate-Isolationsfilm 5, wobei zwischen der Gate-Elektrode 4 und dem Halbleitersubstrat 1 ein Abstand vorhanden ist. Ein Isolationsseitenwandstück 7 umgibt die Sei­ ten von Gate-Elektrode 4 und Kappen-Gate-Isolationsfilm 5 und liegt ebenfalls im Abstand zur Gate-Elektrode 4 und Kappen-Gate-Isolations­ film 5. Mit anderen Worten existiert ein Vakuumraum bzw. leerer Raum (Hohlraum) zwischen dem Halbleitersubstrat 1 und der Gate-Elektrode 4, zwischen dem Isolationsseitenwandstück 7 und der Gate-Elektrode 4, zwi­ schen dem Isolationsseitenwandstück 7 und dem Kappen-Gate-Isola­ tionsfilm 5 sowie zwischen dem Halbleitersubstrat 1 und dem Isolationsseitenwandstück 7.
Leicht dotierte Verunreinigungsbereiche 6 vom n-Typ befinden sich unter­ halb der Oberfläche des Halbleitersubstrats 1 sowie unterhalb des Isola­ tionsseitenwandstückes 7, während stark dotierte Verunreinigungsberei­ che 8 vom n-Typ, die als Source-/Drainbereiche arbeiten, unterhalb der Oberfläche des Halbleitersubstrats 1 sowie neben dem Isolationsseiten­ wandstück 7 vorhanden sind.
Ein Isolationsfilm 10 liegt auf dem Kappen-Gate-Isolationsfilm 5, dem Iso­ lationsseitenwandstück 7, den stark dotierten Verunreinigungsbereichen 8 vom n-Typ und dem Feldoxidfilm 2.
Nachfolgend wird die Herstellung des MASFET's im dritten Ausführungs­ beispiel der vorliegenden Erfindung erläutert.
Gemäß Fig. 16A wird zunächst ein Feldoxidfilm 2 auf der Oberfläche ei­ nes Halbleitersubstrats 1 vom p-Typ gebildet, und zwar in einem Feldbe­ reich. Sodann werden in einem vorbestimmten Bereich eines aktiven Be­ reichs des Halbleitersubstrats 1 der Reihe nach aufeinanderliegend ein Gate-Isolationsfilm 3, eine Gate-Elektrode 4 und ein Kappen-Gate-Isola­ tionsfilm 5 gebildet. Dabei kommt der Gate-Isolationsfilm 3 nur unterhalb der Gate-Elektrode 4 zu liegen. Anschließend wird ein erster Isolationsfilm 11, der zum Beispiel ein dünner Oxidfilm sein kann, auf der freiliegenden Oberfläche der so erhaltenen Struktur gebildet, also auf dem Halbleiter­ substrat 1, an den Seiten der Gate-Elektrode 4 sowie an den Seiten und auf der oberen Fläche des Kappen-Gate-Isolationsfilms 5. Der erste Isola­ tionsfilm 11 kann dabei zum Beispiel mit Hilfe eines CVD-Verfahrens auf­ gebracht werden, also durch chemische Dampfabscheidung im Vakuum. Unter Verwendung der Gate-Elektrode 4 und des Kappen-Gate-Isolations­ films 5 als Masken werden anschließend Verunreinigungsionen vom n-Typ mit geringer Konzentration in das Halbleitersubstrat 1 an beiden Seiten der Gate-Elektrode 4 implantiert, um auf diese Weise leicht dotierte Ver­ unreinigungsbereiche 6 vom n-Typ unterhalb der Oberfläche des Halblei­ tersubstrats 1 zu erhalten.
Entsprechend der Fig. 16B wird danach ein Isolationsfilm auf die gesam­ te Oberfläche der so erhaltenen Struktur aufgebracht und anschließend anisotrop geätzt, um auf diese Weise ein Isolationsseitenwandstück 7 an den Längsseiten des ersten Isolationsfilms 11 zu erhalten, also an dessen longitudinalen Seiten.
Unter Verwendung der Isolationsseitenwandstücke 7 an beiden Längs­ seiten des Films 11 sowie des Kappen-Gate-Isolationsfilms 5 als Masken werden danach Verunreinigungsionen vom n-Typ mit starker Konzentra­ tion in das Halbleitersubstrat 1 an beiden Seiten der Isolationsseiten­ wandstücke 7 implantiert, um auf diese Weise stark dotierte Verunreini­ gungsbereiche 8 vom n-Typ zu erhalten, die als Source-/Drainbereiche dienen.
Sodann wird in Fig. 16C durch einen Photoresistfilm 9 die gesamte Ober­ fläche der so erhaltenen Struktur abgedeckt. Danach wird der Photoresist­ film 9 strukturiert, um den Kappen-Gate-Isolationsfilm 5, die Isolations­ seitenwandstücke 7 und den ersten Isolationsfilm 11 in einem Bereich auf dem stark dotierten Verunreinigungsbereich 8 vom n-Typ freizulegen, der benachbart zu den Isolationsseitenwandstücken 7 liegt. Im Anschluß dar­ an werden der erste Isolationsfilm 11 und der Gate-Isolationsfilm 3 ent­ fernt. Zu dieser Zeit ist der Photoresistfilm 9 so strukturiert, daß er den Zentralteil des aktiven Bereichs freilegt.
Gemäß Fig. 16D wird schließlich in einem weiteren Schritt der Photore­ sistfilm 9 vollständig beseitigt. Danach wird ein zweiter Isolationsfilm 10 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, also auf das Substrat 1, den Kappen-Gate-Isolationsfilm 5, die Isolationssei­ tenwandstücke 7 und den Feldoxidfilm 2. Es entsteht somit ein Vakuum­ raum bzw. Hohlraum (leerer Raum) zwischen den Isolationsseitenwand­ stücken 7 und der Gate-Elektrode 4, zwischen den Isolationsseitenwand­ stücken 7 und dem Kappen-Gate-Isolationsfilm 5, zwischen dem Substrat 1 und der Gate-Elektrode 4 und zwischen dem Halbleitersubstrat 1 und den Seitenwandstücken 7.
In diesem leeren bzw. Hohlraum befindet sich also kein Material des Gate- Isolationsfilms 3, des ersten Isolationsfilms 11 und des zweiten Isolations­ films 10.
Die erfindungsgemäße Halbleitereinrichtung weist eine Reihe von Vortei­ len auf. Zunächst einmal ist die Dielektrizitätskonstante εr von Luft immer 1, während die Dielektrizitätskonstante eines Oxidfilms, der als Gate-Iso­ lationsfilm verwendet wird, bei etwa 3,9 liegt. Liegt daher anstelle des Gate-Oxidfilms mit der Dicke Tox ein entsprechend dicker Luftfilm vor, so beträgt die Dicke (T, eq) des effektiven Gate-Isolationsfilms 4 × Tox.
Besteht andererseits der Gate-Isolationsfilm zwischen Gate-Elektrode und Halbleitersubstrat aus einem Luftfilm bzw. aus Vakuum, so läßt sich der Leckstrom zwischen Gate und Substrat beträchtlich reduzieren.
Da zwischen Gate-Elektrode und Substrat ein Vakuumraum bzw. Hohl­ raum besteht, wird ein Gate-Isolationsfilm mit verbesserten Eigenschaf­ ten erhalten.
Da zwischen Gate-Elektrode und Substrat der Leckstrom reduziert ist und da der Gate-Isolationsfilm eine verbesserte Betriebszuverlässigkeit auf­ weist, kann auch eine höhere Gate-Spannung zum Einsatz kommen.
Andererseits läßt sich die Erzeugung heißer Ladungsträger beim Betrieb des Transistors vermeiden, wobei sich auch keine Ladungsfalle in einem Gate-Oxidfilm ausbildet, so daß auch eine hohe Drain-Spannung zum Ein­ satz kommen kann.
Der erfindungsgemäße Transistor kann somit bei sehr hoher Spannung arbeiten, da eine hohe Gate-Spannung und eine hohe Drain-Spannung verwendet werden können.

Claims (10)

1. Halbleitereinrichtung mit:
  • - einem Halbleitersubstrat (1) eines ersten Leitungstyps, auf dem Feldbereiche und aktive Bereiche definiert sind;
  • - einer Gate-Elektrode (4) auf dem Halbleitersubstrat (1) innerhalb des aktiven Bereichs;
  • - einem Vakuumbereich zwischen dem Halbleitersubstrat (1) und der Gate-Elektrode (4); und
  • - Source- und Drain-Verunreinigungsbereichen (6, 7) unterhalb der Oberfläche des Halbleitersubstrats (1) an beiden Seiten der Gate-Elektro­ de (4).
2. Halbleitereinrichtung mit:
  • - einem Halbleitersubstrat (1) eines ersten Leitungstyps, auf dem Feldbereiche und aktive Bereiche definiert sind;
  • - einem Feldoxidfilm (2) auf dem Halbleitersubstrat (1) im Feldbereich;
  • - einer Gate-Elektrode (4) und einem daraufliegenden Kappen-Gate- Isolationsfilm (5) oberhalb des Halbleitersubstrats (1) im aktiven Bereich;
  • - einem Vakuumbereich zwischen der Gate-Elektrode (4) und dem Halbleitersubstrat (1);
  • - einem Isolationsseitenwandstück (7) an den Seiten der Gate-Elektro­ de (4) und des Kappen-Gate-Isolationsfilms (5);
  • - leicht dotierten Verunreinigungsbereichen (6) vom zweiten Leitungs­ typ unterhalb der Oberfläche des Halbleitersubstrats (1) sowie unterhalb des Isolationsseitenwandstückes (7); und
  • - stark dotierten Verunreinigungsbereichen (8) des zweiten Leitungs­ typs unterhalb der Oberfläche des Halbleitersubstrats (1) und neben dem Isolationsseitenwandstück (7).
3. Halbleitereinrichtung nach Anspruch 2, gekennzeichnet durch ei­ nen Isolationsfilm (10) auf der gesamten Oberfläche des Halbleitersub­ strats (1) einschließlich des Kappen-Gate-Isolationsfilms (5) und dem Iso­ lationsseitenwandstück (7).
4. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sich der Vakuumbereich so weit erstreckt, daß er zwischen der Gate- Elektrode (4) und dem Isolationsseitenwandstück (7) zu liegen kommt.
5. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sich der Vakuumbereich so weit erstreckt, daß er zwischen der Gate- Elektrode (4) und dem Isolationsseitenwandstück (7) sowie auch zwischen dem Kappen-Gate-Isolationsfilm (5) und dem Isolationsseitenwandstück (7) zu liegen kommt.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
  • - Bereitstellung eines Halbleitersubstrats eines ersten Leitungstyps mit Feldbereichen und aktiven Bereichen;
  • - im aktiven Bereich des Halbleitersubstrats (1) werden der Reihe nach aufeinanderliegend ein Gate-Isolationsfilm (3) und eine Gate-Elektrode (4) gebildet;
  • - es werden Source- und Drain-Verunreinigungsbereiche (6 und 8) un­ terhalb der Oberfläche des Halbleitersubstrats (1) an beiden Seiten der Gate-Elektrode (4) erzeugt;
  • - Entfernen des Gate-Isolationsfilms (3); und
  • - Bildung eines Isolationsfilms (10) auf der gesamten Oberfläche des Halbleitersubstrats (1) einschließlich der Gate-Elektrode (4), um einen Vakuumbereich in demjenigen Teil zu erhalten, in welchem der Gate-Isola­ tionsfilm (3) entfernt worden ist.
7. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
  • - Bereitstellung eines Halbleitersubstrats (1) eines ersten Leitungs­ typs mit Feldbereichen und aktiven Bereichen;
  • - im aktiven Bereich des Halbleitersubstrats (1) werden der Reihe nach aufeinanderliegend ein Gate-Isolationsfilm (3), eine Gate-Elektrode (4) und ein Kappen-Gate-Isolationsfilm (5) gebildet;
  • - Bildung leicht dotierter Verunreinigungsbereiche (6) eines zweiten Leitungstyps unterhalb der Oberfläche des Halbleitersubstrats (1) an bei­ den Seiten der Gate-Elektrode (4);
  • - Bildung eines Isolationsseitenwandstückes (7) an den Seiten der Gate-Elektrode (4) und des Kappen-Gate-Isolationsfilms (5):
  • - Entfernen des Gate-Isolationsfilms (3); und
  • - Bildung eines Isolationsfilms (10) auf der gesamten Oberfläche des Halbleitersubstrats (1) einschließlich des Kappen-Gate-Isolationsfilms (5) und des Isolationsseitenwandstückes (7), um dort einen Vakuumbe­ reich zu erhalten, wo der Gate-Isolationsfilm (3) entfernt worden ist.
8. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
  • - Bereitstellung eines Halbleitersubstrats (1) eines ersten Leitungs­ typs mit Feldbereichen und aktiven Bereichen;
  • - im aktiven Bereich des Halbleitersubstrats (1) werden der Reihe nach übereinanderliegend ein Gate -Isolationsfilm (3), eine Gate-Elektrode (4) und ein Kappen-Gate-Isolationsfilm (5) gebildet:
  • - Bildung eines ersten Isolationsfilms (11) an beiden Seiten der Gate- Elektrode (4) sowie auf der Oberfläche des Halbleitersubstrats (1);
  • - Bildung leicht dotierter Verunreinigungsbereiche (6) eines zweiten Leitungstyps unterhalb der Oberfläche des Halbleitersubstrats (1) an bei­ den Seiten der Gate-Elektrode (4);
  • - Bildung eines Isolationsseitenwandstückes (7) an den Seiten des Kappen-Gate-Isolationsfilms (5) und des ersten Isolationsfilms (11);
  • - Entfernen des Gate-Isolationsfilms (3) und des ersten Isolationsfilms (11); und
  • - Bildung eines zweiten Isolationsfilms (10) auf der gesamten Oberflä­ che des Halbleitersubstrats (1) einschließlich des Kappen-Gate-Isola­ tionsfilms (5) und des Isolationsseitenwandstückes (7), um einen Va­ kuumbereich dort zu erhalten, wo der Gate-Isolationsfilm (3) und der erste Isolationsfilm (11) entfernt worden sind.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der er­ ste Isolationsfilm (11) durch einen auf thermischem Wege hergestellten Oxidfilm gebildet wird.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der er­ ste Isolationsfilm (11) auf der gesamten Oberfläche des Halbleitersub­ strats (1) einschließlich der Seiten des Kappen-Gate-Isolationsfilms (5) und der Gate-Elektrode (4) erzeugt wird.
DE19832552A 1997-09-29 1998-07-20 Halbleitereinrichtung mit Hohlraum zwischen der Gate-Elektrode und dem Halbleitersubstrat sowie zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung Expired - Fee Related DE19832552B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR49795/1997 1997-09-29
KR1019970049795A KR100236101B1 (ko) 1997-09-29 1997-09-29 반도체 소자 및 제조 방법

Publications (2)

Publication Number Publication Date
DE19832552A1 true DE19832552A1 (de) 1999-04-08
DE19832552B4 DE19832552B4 (de) 2008-10-23

Family

ID=19521928

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19832552A Expired - Fee Related DE19832552B4 (de) 1997-09-29 1998-07-20 Halbleitereinrichtung mit Hohlraum zwischen der Gate-Elektrode und dem Halbleitersubstrat sowie zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung

Country Status (4)

Country Link
US (1) US5895246A (de)
JP (1) JP3057436B2 (de)
KR (1) KR100236101B1 (de)
DE (1) DE19832552B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830543B4 (de) * 1997-10-28 2008-10-02 Lg Semicon Co. Ltd., Cheongju Halbleitereinrichtung mit Hohlraum zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117166A (ja) * 1997-06-23 1999-01-22 Nec Corp 半導体装置の製造方法
JP2000091561A (ja) * 1998-09-14 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6255145B1 (en) * 1999-01-08 2001-07-03 International Business Machines Corporation Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product
JP2002222878A (ja) 2001-01-26 2002-08-09 Mitsubishi Electric Corp 不揮発性半導体装置およびその製造方法
US6512266B1 (en) * 2001-07-11 2003-01-28 International Business Machines Corporation Method of fabricating SiO2 spacers and annealing caps
US6468877B1 (en) * 2001-07-19 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner
US8022489B2 (en) * 2005-05-20 2011-09-20 Macronix International Co., Ltd. Air tunnel floating gate memory cell
JP2008270641A (ja) * 2007-04-24 2008-11-06 Elpida Memory Inc 電界効果トランジスタ
JP2009129981A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置
JPWO2009107562A1 (ja) * 2008-02-29 2011-06-30 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20180096123A (ko) * 2017-02-20 2018-08-29 에스케이하이닉스 주식회사 트랜지스터 제조 방법 및 이를 이용한 링 오실레이터 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59106172A (ja) * 1982-12-07 1984-06-19 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 電界効果トランジスタの製造方法
JPS61183969A (ja) * 1985-02-08 1986-08-16 Hitachi Ltd 電界効果トランジスタ
JPS63177469A (ja) * 1987-01-16 1988-07-21 Mitsubishi Electric Corp 半導体装置
JPH06120490A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体装置及びその製造方法
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5395779A (en) * 1994-04-08 1995-03-07 United Microelectronics Corporation Process of manufacture of split gate EPROM device
US5693545A (en) * 1996-02-28 1997-12-02 Motorola, Inc. Method for forming a semiconductor sensor FET device
JP3413823B2 (ja) * 1996-03-07 2003-06-09 日本電気株式会社 半導体装置及びその製造方法
TW346652B (en) * 1996-11-09 1998-12-01 Winbond Electronics Corp Semiconductor production process
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830543B4 (de) * 1997-10-28 2008-10-02 Lg Semicon Co. Ltd., Cheongju Halbleitereinrichtung mit Hohlraum zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung

Also Published As

Publication number Publication date
DE19832552B4 (de) 2008-10-23
US5895246A (en) 1999-04-20
JP3057436B2 (ja) 2000-06-26
KR100236101B1 (ko) 1999-12-15
KR19990027354A (ko) 1999-04-15
JPH11111972A (ja) 1999-04-23

Similar Documents

Publication Publication Date Title
DE4341509C2 (de) MOS-Transistor und Verfahren zu dessen Herstellung
DE19747776C2 (de) Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung
DE4437068C2 (de) Dünnfilmtransistor und Verfahren zu seiner Herstellung
DE4219319A1 (de) Mos-fet und herstellungsverfahren dafuer
DE3618000A1 (de) Verfahren zur herstellung von transistoren auf einem siliziumsubstrat
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
EP0182088B1 (de) Schottky-Kontakt auf einer Halbleiteroberfläche und Verfahren zu dessen Herstellung
DE3939319A1 (de) Asymmetrischer feldeffekttransistor und verfahren zu seiner herstellung
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE69938381T2 (de) Herstellung einer LDD Struktur für eine Schutzschaltung gegen elektrostatische Entladungen (ESD)
DE3942648A1 (de) Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
DE19642539A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE2920255A1 (de) Verfahren zur herstellung einer mos- halbleiteranordnung
DE10234601A1 (de) Halbleiterbauelement mit SOI-Substrat und Herstellungsverfahren hierfür
DE19832552A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE2922016A1 (de) Vlsi-schaltungen
EP0005165A1 (de) Verfahren zur Herstellung von isolierten Leitbereichen aus polykristallinem Silicium sowie entsprechend aufgebaute Halbleiteranordnungen mit Feldeffektelementen
DE2921010A1 (de) Verfahren zur herstellung von sowie strukturen fuer vlsi-schaltungen mit hoher dichte
DE2824419A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE4400842C2 (de) MOS Transistor und Verfahren zu seiner Herstellung
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE3736009C2 (de) Sperrschicht-FET
DE19830543B4 (de) Halbleitereinrichtung mit Hohlraum zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung
EP0755072B1 (de) Verfahren zur Herstellung von isolierten, aktiven Bereichen einer CMOS-Schaltung
DE19805692A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee