DE19642539A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents
Halbleitervorrichtung und Verfahren zur Herstellung derselbenInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und auf
ein Verfahren zur Herstellung derselben.
Insbesondere bezieht sie sich auf eine Elementisolierungs- bzw. -trennstruktur
einer Halbleitervorrichtung und auf ein Verfahren zur Herstellung derselben.
Allgemein ist LOCOS (Lokale Oxidation von Silizium) weithin als ein Verfah
ren zum Bereitstellen einer Isolierung bzw. Trennung zwischen Elementen (von
Halbleitervorrichtungen) weithin bekannt. Die Fig. 47 und 48 sind Schnittan
sichten, die den Verfahrensablauf in dem Fall zeigen, in dem dieses LOCOS-Verfahren
bei einer Halbleitervorrichtung verwendet wird, die eine SOI-Struktur
(SOI = Semiconductor On Isulator = Halbleiter auf Isolator) aufweist.
Unter Bezugnahme auf zuerst Fig. 47, eine Halbleiterschicht 3 (im folgenden
einfach als "SOI-Schicht" bezeichnet) ist auf einer Hauptoberfläche eines Sili
ziumsubstrates 1 mit einer begrabenen Oxidschicht 2 dazwischen, unter Ver
wendung des SIMOX-Verfahren (SIMOX = Separation by Implanted Oxygen =
Trennung durch implantierten Sauerstoff) oder ähnliches, ausgebildet. Auf die
ser SOI-Schicht 3 ist eine Nitridschicht 11 so gemustert, daß sie eine vorge
schriebene Form aufweist. Unter Verwendung dieser Nitridschicht 11 als
Maske werden Borionen (B) in die SOI-Schicht 3 implantiert. Als ein Ergebnis
wird ein Dotierstoffimplantierungsbereich 4a ausgebildet, der ein Kanal
stopperbereich sein soll.
Danach wird ein LOCOS-Verfahrensablauf an der SOI-Schicht 3 in dem in Fig.
47 gezeigten Zustand ausgeführt. Dieses bildet eine Isolierungs- bzw.
Trennoxidschicht 20 selektiv an der SOI-Schicht aus, wie in Fig. 48 gezeigt ist.
Zu diesem Zeitpunkt wird, aufgrund der Ausbildung der Trennoxidschicht 20,
das meiste des Dotierstoffs (Bor) zum Ausbilden des Kanalstopperbereiches,
der oben erwähnt wurde, absorbiert. Dementsprechend hat erneut eine
Ionenimplantation von Bor (B) in der Umgebung des Randabschnittes der SOI-Schicht
3, nachdem die Trennoxidschicht 20 ausgebildet ist, stattzufinden, um
so einen Kanalstopperbereich 4 auszubilden, der einen Dotierstoff (Bor) in
hoher Konzentration in der Umgebung des Randabschnitts der SOI-Schicht 3
enthält. Als ein Ergebnis wird es möglich gemacht, die Verminderung einer
Schwellspannung Vth eines parasitären MOS-Transistors in der Umgebung des
Randabschnittes der SOI-Schicht 3 wirksam zu unterdrücken.
Jedoch, wenn die Ionenimplantation von Bor zur Ausbildung des Kanalstopper
bereiches 4 ausgeführt wird, nachdem die Trennoxidschicht 20 ausgebildet ist,
gibt es dabei ein Problem, wie es im folgenden beschrieben wird.
Wie in Fig. 48 gezeigt ist, ist ein Weg zur Ausbildung des Kanalstopperbe
reiches 4 nach der Ausbildung der Trennoxidschicht 20 die Implantation von
Borionen selektiv in nur die Umgebung des Randabschnittes der SOI-Schicht 3,
wobei die Nitridschicht 11 immer noch verbleibt. Da dieses Verfahren ermög
licht, den Kanalstopperbereich 4 in einer selbstausrichtenden Weise auszubil
den, gibt es keine Notwendigkeit für die Ausbildung einer neuen Maskenschicht
für die Ionenimplantation von Bor, die oben beschrieben worden ist. Jedoch
wird, wie in Fig. 48 gezeigt ist, die Implantation von Borionen durch ein
schräges Ionenimplantationsverfahren in die Umgebung des Randabschnittes
der SOI-Schicht 3 benötigt. Darum würde das oben beschriebene Bor in den
Bereich implantiert werden, in dem der Kanal des MOS-Transistors ausgebildet
wird. Als ein Ergebnis gibt es ein Problem dahingehend, daß die wirksame
Kanalbreite W klein werden würde bzw. wird.
Ein Verfahren, durch welches das oben beschriebene Problem gelöst werden
kann, ist ein Mesa-Isolierungsverfahren, wie es in den Fig. 49 bis 51 gezeigt
ist. Fig. 49 ist eine Schnittansicht, die eine Halbleitervorrichtung zeigt, bei der
ein herkömmliches Mesa-Isolierungsverfahren angewendet wurde. Die Fig. 50
und 51 sind Schnittansichten, die die Herstellungsverfahrensabläufe zeigen, die
charakteristisch für die Halbleitervorrichtung aus Fig. 49 sind.
Unter Bezugnahme auf zuerst Fig. 49, ein Kanalstopperbereich 4 wird in der
Umgebung des Randabschnitts einer SOI-Schicht 3 ausgebildet. Ein einge
schnittener Abschnitt (Einschnitt) 24 ist direkt unter dem Randabschnitt der
SOI-Schicht 3 ausgebildet. Eine Gateisolierschicht 7 ist die SOI-Schicht 3 be
deckend ausgebildet, und eine Gateelektrode 8 ist diese Gateisolierschicht 7
bedeckend ausgebildet.
Unter Bezugnahme auf Fig. 50 und 51, ein Herstellungsverfahren der in Fig. 49
gezeigten Halbleitervorrichtung wird nun beschrieben. Unter Bezugnahme auf
zuerst Fig. 50, eine Ionenimplantation von Bor (B) zur Ausbildung des Kanal
stopperbereiches 4 wird bei der SOI-Schicht 3 durch ein Verfahren ausgeführt,
das vergleichbar zu dem Beispiel des oben beschriebenen LOCOS ist. Danach
wird eine Nitridschicht (nicht gezeigt) zusätzlich zum Bedecken der Nitrid
schicht 11 unter Verwendung von CVD (Chemische Gasphasenabscheidung)
ausgebildet. Dann wird durch Ausführen eines anisotropen Ätzens an der
Nitridschicht ein Nitridabstandshalter (Spacer) 12 ausgebildet, wie in Fig. 51
gezeigt ist. Danach wird unter Verwendung der Nitridschicht 11 und des
Nitridabstandshalters 12 als Maske die SOI-Schicht 3 gemustert, gefolgt durch
eine thermische Oxidation zur Eliminierung von Ätzschäden. Derart wird eine
Seitenwandoxidschicht 5 an der Seitenwand der SOI-Schicht 3 ausgebildet, wie
in Fig. 51 gezeigt ist.
Danach werden die Nitridschicht 11, der Nitridabstandshalter 12 und die Oxid
schicht 9 durch Ätzen entfernt. Als ein Ergebnis wird der eingeschnittene Ab
schnitt 24 direkt unterhalb des Randabschnitts der SOI-Schicht 3 ausgebildet.
Danach wird eine Gateisolierschicht 7 auf der Oberfläche der SOI-Schicht 3
ausgebildet, und eine Gateelektrode 8 wird derart ausgebildet, daß sie diese
Gateisolierschicht 7 bedeckt. Dann werden, in diesem Fall, Source/Drain-Be
reiche derart in der SOI-Schicht 3 ausgebildet, daß die Gateelektrode 8
zwischen ihnen liegt.
Durch den oben beschriebenen Verfahrensablauf wird eine Halbleitervorrich
tung, wie sie in Fig. 49 gezeigt ist, ausgebildet. Bei dieser in Fig. 49 gezeigten
Halbleitervorrichtung wird Bor (B) zur Ausbildung des Kanalstopperbereiches
4 nicht wie in dem Fall, in dem das LOCOS-Verfahren angewendet worden ist,
ein zweites Mal implantiert. Dementsprechend kann das Problem der kleinen
wirksamen Kanalbreite W in dem Fall, in dem LOCOS verwendet worden ist,
gelöst werden.
Jedoch selbst bei der in Fig. 49 gezeigten Halbleitervorrichtung gibt es ein
Problem, wie es im folgenden beschrieben wird. Wie in Fig. 51 gezeigt ist, wird
die Seitenwandoxidschicht 5 nach der Ausbildung des Kanalstopperbereiches 4
ausgebildet. Zu diesem Zeitpunkt kann der Dotierstoff (Bor) aus dem Kanal
stopperbereich 4 aufgrund der Ausbildung dieser Seitenwandoxidschicht 5 her
ausgezogen werden, obwohl dieses nicht so stark wie in dem Fall des oben be
schriebenen LOCOS-Verfahrens stattfindet. Dementsprechend wird die Kon
zentration des Dotierstoffs (Bor) innerhalb des Kanalstopperbereiches 4 redu
ziert, was zu dem Problem führt, das die Schwellspannung Vth des parasitären
MOS-Transistors an dem Randabschnitt der SOI-Schicht 3 erniedrigt wird. Zu
sätzlich ist, wie in Fig. 49 gezeigt ist, der eingeschnittene Abschnitt 24 direkt
unterhalb des Randabschnitts der SOI-Schicht 3 ausgebildet. Mit dem derart
ausgebildeten Einschnitt 24 neigt die Konzentration des elektrischen Feldes
bzw. dessen Feldstärke dazu, an dem Seitenwandbodenabschnitt 26 der
SOI-Schicht 3 erhöht zu sein. Dies führt außerdem zu einem Anstieg der Möglich
keit eines Isolierungsdurchbruchs, was die Ausbeute (der Produktion) der
Transistoren erniedrigt.
Die vorliegende Erfindung wurde zur Lösung der oben beschriebenen Probleme
gedacht. Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervor
richtung, bei der eine wirksame Unterdrückung der Verminderung der
Schwellspannung Vth eines parasitären MOS-Transistors in einem Randab
schnitt einer SOI-Schicht möglich ist, und ein Verfahren zur Herstellung der
selben anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1
oder ein Verfahren nach Anspruch 5, 13, 14 oder 17.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Es wird eine Halbleitervorrichtung mit einer wirksamen Unterdrückung eines
Isolierungsdurchbruchs einer Gateisolierschicht bereitgestellt.
Es wird angenommen, daß die Halbleitervorrichtung entsprechend den Ausfüh
rungsformen der vorliegenden Erfindung eine SOI-Struktur (SOI = Semicon
ductor On Insulator = Halbleiter auf Isolator) aufweist. Die Halbleitervorrich
tung entsprechend einer Ausführungsform der vorliegenden Erfindung weist ein
Halbleitersubstrat mit einer Hauptoberfläche, eine Mesa-Typ Halbleiterschicht,
die durch das Mesaisolierungsverfahren getrennt ist, einen Kanalstopperbe
reich, eine trennende Isolierschicht und eine Gateelektrode auf. Eine Halblei
terschicht ist auf der Hauptoberfläche des Halbleitersubstrates mit einer dazwi
schen angeordneten begrabenen Isolierschicht ausgebildet und weist intern
Source/Drain-Bereiche auf. Der Kanalstopperbereich ist in der Umgebung des
Randabschnitts der Halbleiterschicht ausgebildet. Die trennende Isolierschicht
ist auf dem Kanalstopperbereich und auf dem Randabschnitt der Halbleiter
schicht ausgebildet und weist eine obere Oberfläche auf dem Kanalstopperbe
reich auf, die so geneigt ist, daß sie sich in ihrem Verlauf von der oberen
Oberfläche der Halbleiterschicht entfernt so wie sie sich dem Randabschnitt der
Halbleiterschicht nähert. Die Gateelektrode erstreckt sich von einem Bereich
über der Halbleiterschicht zu der trennenden Isolierschicht.
Wie oben beschrieben wurde ist die trennende Isolierschicht auf dem Kanal
stopperbereich und auf dem Randabschnitt der Halbleiterschicht ausgebildet.
Durch diese trennende Isolierschicht wird es möglich gemacht, die Ausbildung
eines eingeschnittenen Abschnitts 24, wie er in Fig. 49 gezeigt ist, direkt unter
dem Randabschnitt der Halbleiterschicht wirksam zu verhindern. Zusätzlich ist
die trennende Isolierschicht auch auf dem Kanalstopperbereich ausgebildet und
weist eine obere Oberfläche auf, die so geneigt ist, daß sie sich von der oberen
Oberfläche der Halbleiterschicht mit dem Annähern an den Randabschnitt der
Halbleiterschicht nach oben entfernt, d. h. in anderen Worten, daß sie sich um
so weiter von der Oberfläche der Halbleiterschicht entfernt, je weiter sie sich
dem Rand der Halbleiterschicht nähert. Da sich die Gateelektrode auf der tren
nenden Isolierschicht erstreckt, ist es möglich, die Gateelektrode von dem
Randabschnitt der Halbleiterschicht entfernt zu halten. Dementsprechend ist es
möglich, eine Verminderung der Schwellspannung Vth des parasitären
MOS-Transistors an dem Randabschnitt der Halbleiterschicht zu unterdrücken.
Bevorzugterweise ist der seitliche Endabschnitt der trennenden Isolierschicht,
der auf der Halbleiterschicht angeordnet ist, näher zu dem Randabschnitt der
Halbleiterschicht plaziert als der innere seitliche Endabschnitt des Kanalstop
perbereichs, der in der Halbleiterschicht angeordnet ist.
Derart kann gesichert werden, daß die geneigte obere Oberfläche der trennen
den Isolierschicht auf dem Bereich in der Umgebung des Randabschnitts der
Halbleiterschicht angeordnet werden kann. Als ein Ergebnis wird es möglich
gemacht, die Gateelektrode von dem Randabschnitt der Halbleiterschicht mit
einer größeren Sicherheit entfernt zu halten.
Außerdem kann die oben beschriebene trennenden Isolierschicht eine vor
stehende Isolierschicht, die auf dem Kanalstopperbereich ausgebildet ist, und
eine Seitenwandisolierschicht, die unter dieser vorstehenden Isolierschicht und
den Randabschnitt der Halbleiterschicht bedeckend ausgebildet ist, aufweisen.
Zusätzlich ist es zu bevorzugen, daß die oben beschriebene trennende Isolier
schicht sich von einem Bereich über dem Kanalstopperbereich zu der begra
benen Isolierschicht nahe der Halbleiterschicht erstreckt und eine gerade obere
Oberfläche benachbart zu der oben beschriebenen geneigten oberen Oberfläche
aufweist. Außerdem weist die Halbleiterschicht bevorzugterweise eine erste
leitenden Schicht, die darauf mit einer dazwischen angeordneten Gateisolier
schicht ausgebildet ist, und eine zweite leitende Schicht, die auf dieser ersten
leitenden Schicht derart ausgebildet ist, daß sie sich über der trennenden Iso
lierschicht erstreckt, auf. Diese erste und zweite leitende Schicht bilden eine
Gateelektrode. Es ist zu bevorzugen, daß die oben beschriebene gerade obere
Oberfläche bezüglich der oberen Oberfläche der Halbleiterschicht und im Ver
gleich zu der oberen Oberfläche der oben beschriebenen ersten leitenden
Schicht höher positioniert ist. Auf diese Art und Weise kann die zweite lei
tende Schicht von dem Randabschnitt der Halbleiterschicht wirksam entfernt
gehalten werden.
Als ein Ergebnis wird es möglich gemacht, wirksam die Abnahme der
Schwellspannung Vth des parasitären MOS-Transistors an dem Randabschnitt
der Halbleiterschicht zu unterdrücken.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend
einer Ausführungsform der vorliegenden Erfindung, in einem Aspekt, wird ein
SOI-Substrat durch Ausbilden einer Halbleiterschicht auf einer Hauptober
fläche eines Halbleitersubstrates mit einer dazwischen angeordneten begrabe
nen Isolierschicht vorbereitet. Eine Isolierschicht wird auf dieser Halbleiter
schicht ausgebildet, und eine erste Maskenschicht wird selektiv auf dieser Iso
lierschicht ausgebildet. Eine zweite Maskenschicht aus einem Material, das
unterschiedlich von demjenigen der ersten Maskenschicht ist, wird selektiv auf
der Isolierschicht derart ausgebildet, daß die Seitenwand und die obere Ober
fläche der ersten Maskenschicht bedeckt werden. Unter Verwendung dieser
zweiten Maskenschicht als Maske werden die Isolierschicht und die Halbleiter
schicht gemustert. Dann wird, unter Verwendung der zweiten Maskenschicht
als Maske, die Seitenwand der gemusterten Halbleiterschicht oxidiert. Nach
dem Entfernen der zweiten Maskenschicht wird die erste Maskenschicht als
Maske zum Implantieren von Dotierstoff in den Bereich in der Umgebung des
Randabschnitts der Halbleiterschicht, der zuvor durch die zweite Masken
schicht bedeckt war, benutzt, wodurch ein Kanalstopperbereich ausgebildet
wird. Eine Gateelektrode wird über der Halbleiterschicht ausgebildet.
Source/Drain-Bereiche werden in der Halbleiterschicht ausgebildet.
Wie oben beschrieben worden ist, wird nach einem Aspekt des Verfahrens zur
Herstellung einer Halbleitervorrichtung entsprechend einer Ausführungsform
der vorliegenden Erfindung die Halbleiterschicht unter Verwendung der zwei
ten Maskenschicht, die so ausgebildet ist, daß sie die Seitenwand und die obere
Oberfläche der ersten Maskenschicht bedeckt, als Maske gemustert, und dann
wird diese zweite Maskenschicht als eine Maske zum Oxidieren der Seitenwand
der Halbleiterschicht verwendet. Nach dem Entfernen dieser zweiten Masken
schicht wird die erste Maskenschicht als Maske für eine Implantierung von
Dotierstoff zur Ausbildung des Kanalstopperbereichs in den Bereich in der
Umgebung des Randabschnittes der Halbleiterschicht, der zuvor mit der zwei
ten Maskenschicht bedeckt war, in einer selbstausrichtenden Art und Weise
verwendet. Derart kann eine Absorption des Dotierstoffs zur Ausbildung des
Kanalstopperbereichs in die Oxidschicht, die durch thermische Behandlung, die
bei der oben beschriebenen Seitenwand der Halbleiterschicht ausgeführt wird,
ausgebildet wird, wirksam verhindert werden. Als ein Ergebnis kann eine
Reduzierung der Konzentration des Dotierstoffs, der in dem Kanalstopperbe
reich enthalten ist, wirksam unterdrückt werden. Derart kann eine Reduzierung
der Schwellspannung Vth des parasitären MOS-Transistors an dem Randab
schnitt der Halbleiterschicht wirksam unterdrückt werden.
Zusätzlich weist der Schritt der Ausbildung des oben beschriebenen Kanalstop
perbereichs bevorzugterweise den Schritt des Ausführens einer Kanaldotierung
durch Implantieren von Dotierstoff in die Halbleiterschicht mit einer Energie,
die die erste Maskenschicht zum Erreichen der Halbleiterschicht durchdringt,
auf. Derart wird es möglich gemacht, eine Kanaldotierung unter Verwendung
der Maske zur Ausbildung des Kanalstopperbereichs auszuführen. Als ein Er
gebnis wird es überflüssig, eine neue Maskenschicht für eine Kanaldotierung
auszubilden, so daß die Verfahrensabläufe vereinfacht werden können.
Es ist außerdem zu bevorzugen, daß die oben beschriebene erste Maskenschicht
aus polykristallinem Silizium und die zweite Maskenschicht aus Nitrid ausge
bildet ist. Zusätzlich weist der Schritt des Ausbildens der Gateelektrode den
Schritt des Ausbildens einer Seitenwandisolierschicht auf der Seitenwand der
ersten Maskenschicht und der Seitenwand der Halbleiterschicht, des selektiven
Freilegens der Oberfläche der Halbleiterschicht durch aufeinanderfolgendes
Wegätzen der ersten Maskenschicht und der Isolierschicht und des Ausbildens
der Gateelektrode auf der Oberfläche der freigelegten Halbleiterschicht mit
einer dazwischen angeordneten Gateisolierschicht auf. Durch Ausbilden einer
Seitenwandisolierschicht auf der Seitenwand der ersten Maskenschicht und auf
der Seitenwand der Halbleiterschicht, wie es oben beschrieben wurde, wird es
möglich gemacht, die Gateelektrode von dem Randabschnitt der Halbleiter
schicht bei der Ausbildung der Gateelektrode über der Halbleiterschicht ent
fernt zu halten, und zusätzlich wird es außerdem möglich gemacht, den
Randabschnitt der Halbleiterschicht zu schützen.
Zusätzlich weist der oben beschriebene Schritt der Ausbildung der Gateelek
trode bevorzugterweise die Schritte des Ausbildens einer trennenden Isolier
schicht auf der begrabenen Isolierschicht derart, daß die erste Maskenschicht
und der Kanalstopperbereich bedeckt werden, und des Entfernens eines Ab
schnitts der trennenden Isolierschicht derart, daß die obere Oberfläche der
ersten Maskenschicht freigelegt wird, auf. Zu diesem Zeitpunkt ist die erste
Maskenschicht derart vorgesehen, daß sie als ein Stopper wirken kann. Auf
diese Art und Weise kann, wenn ein Abschnitt der trennenden Isolierschicht
durch ein CMP-Verfahren (CMP = chemisch-mechanisches Schleifen) entfernt
wird, z. B. die Genauigkeit des Schleifens durch das CMP-Verfahren verbessert
werden. Zusätzlich ist es durch Ausbilden der trennenden Isolierschicht auf
diese Art und Weise außerdem möglich, den Randabschnitt der Halbleiter
schicht durch diese trennende Isolierschicht zu schützen.
Der oben beschriebene Schritt der Ausbildung der Gateelektrode weist bevor
zugterweise weiter die Schritte des selektiven Freilegens der Oberfläche der
Halbleiterschicht durch Entfernen der oben beschriebenen freigelegten ersten
Maskenschicht und der Isolierschicht und des Ausbildens einer Gateelektrode
auf der freigelegten Oberfläche der Halbleiterschicht mit der dazwischen an
geordneten Gateisolierschicht auf. Durch Entfernen der ersten Maskenschicht
und der Isolierschicht auf diese Art und Weise ist es möglich, eine trennende
Isolierschicht auszubilden, die eine gekrümmte Oberfläche aufweist, die nach
oben geneigt ist, so wie sie sich in Richtung des Randabschnitts der Halbleiter
schicht auf dem Kanalstopperbereich erstreckt. Derart wird es möglich, wirk
sam die Gateelektrode von dem Randabschnitt der Halbleiterschicht entfernt zu
halten.
Zusätzlich ist die oben beschriebene erste Maskenschicht bevorzugterweise aus
polykristallinem Silizium ausgebildet, und der Schritt des Ausbildens der
Gateelektrode weist bevorzugterweise weiter die Schritte des Ausbildens einer
polykristallinen Siliziumschicht auf der ersten Maskenschicht derart, daß sie
sich über die trennende Isolierschicht erstreckt, und des Ausbildens einer
Gateelektrode durch Mustern dieser polykristallinen Schicht und der ersten
Maskenschicht auf. Indem die erste Maskenschicht derart aus polykristallinem
Silizium ausgebildet wird, kann die erste Maskenschicht als ein Abschnitt der
Gateelektrode verwendet werden. In diesem Fall ist der einzig benötigte Schritt
der, eine neue polykristalline Siliziumschicht auf der ersten Maskenschicht aus
zubilden, und derart kann der Herstellungsverfahrensablauf verglichen mit dem
Fall, in dem die ersten Maskenschicht zu entfernen ist, vereinfacht werden.
Zusätzlich kann die oben beschriebene erste Maskenschicht eine erste und eine
zweite polykristalline Siliziumschicht aufweisen, und die oben beschriebene
Isolierschicht kann eine erste und eine zweite Isolierschicht aufweisen. In
diesem Fall weist der Schritt der Ausbildung der ersten Maskenschicht die
Schritte des Ausbildens der ersten polykristallinen Siliziumschicht auf der
Halbleiterschicht mit einer dazwischen angeordneten ersten Isolierschicht und
des Ausbildens der zweiten polykristallinen Siliziumschicht auf dieser ersten
polykristallinen Siliziumschicht mit einer dazwischen angeordneten zweiten
Isolierschicht auf. Die zweite Maskenschicht wird derart ausgebildet, daß sie
die erste und die zweite polykristalline Siliziumschicht bedeckt. Der Schritt der
Ausbildung der Gateelektrode weist bevorzugterweise die Schritte des Frei
legens der Oberfläche der oben beschriebenen zweiten polykristallinen Sili
ziumschicht durch einen Verfahrensablauf des Entfernens eines Abschnitts der
trennenden Isolierschicht, des Entfernens dieser zweiten polykristallinen Sili
ziumschicht und der zweiten Isolierschicht, des Ausbildens einer dritten poly
kristallinen Siliziumschicht auf der ersten polykristallinen Siliziumschicht derart,
daß sie sich auf die trennende Isolierschicht erstreckt, und des Ausbildens einer
Gateelektrode durch Mustern der dritten polykristallinen Siliziumschicht und
der ersten polykristallinen Siliziumschicht auf. Durch das derartige Ausbilden
der ersten und der zweiten polykristallinen Siliziumschicht kann das Niveau der
oberen Oberfläche der trennenden Isolierschicht nach dem Verfahrensablauf des
Entfernens eines Abschnitts der trennenden Isolierschicht höher als das Niveau
der oberen Oberfläche der ersten polykristallinen Siliziumschicht gemacht wer
den. Dementsprechend kann die Gateelektrode von dem Randabschnitt der
Halbleiterschicht noch wirksamer entfernt gehalten werden.
Der oben beschriebene Schritt der Ausbildung der ersten Maskenschicht weist
bevorzugterweise den Schritt der Ausbildung einer Nitridschicht auf der oben
beschriebenen zweiten polykristallinen Siliziumschicht und des Ausbildens
einer ersten und einer zweiten Seitenwandoxidschicht unter Verwendung dieser
Nitridschicht als Maske zur Oxidierung der Seitenwand der ersten und der
zweiten polykristallinen Siliziumschicht auf. Der Schritt der Ausbildung der
zweiten Maskenschicht weist den Schritt des Ausbildens der zweiten Masken
schicht derart, daß sie die erste und die zweite Seitenwandoxidschicht bedeckt,
auf. Durch das derartige Oxidieren des Randabschnitts der ersten und der
zweiten polykristallinen Siliziumschicht ist es möglich, die Ätzschäden auf
grund des Musterns der ersten und der zweiten polykristallinen Siliziumschicht
zu eliminieren.
Entsprechend des Verfahrens zur Herstellung der Halbleitervorrichtung nach
einer anderen Ausführungsform der vorliegenden Erfindung, in einem anderen
Aspekt, wird zuerst eine Isolierschicht auf einer Hauptoberfläche eines Halb
leitersubstrates ausgebildet, und eine erste Maskenschicht wird selektiv auf
dieser Isolierschicht ausgebildet. Die obere Oberfläche und die Seitenwand
dieser ersten Maskenschicht bedeckend wird eine zweite Maskenschicht aus
einem Material, das unterschiedlich von demjenigen der ersten Maskenschicht
ist, selektiv auf der Isolierschicht ausgebildet. Unter Verwendung dieser zwei
ten Maskenschicht als Maske werden die Isolierschicht und die Hauptober
fläche des Halbleitersubstrates einem Ätzen unterworfen, so daß ein Graben
zur Elementtrennung ausgebildet wird. Unter Verwendung der zweiten Mas
kenschicht als Maske wird die innere Oberfläche des Grabens oxidiert. Nach
dem Entfernen der zweiten Maskenschicht wird die erste Maskenschicht als
Maske zur Implantierung von Dotierstoff in die innere Oberfläche des Grabens
und die Hauptoberfläche des Halbleitersubstrates, die zuvor durch die zweite
Maskenschicht bedeckt war, verwendet, um so einen Kanalstopperbereich aus
zubilden. Eine trennende Isolierschicht wird auf der Hauptoberfläche des
Halbleitersubstrates derart ausgebildet, daß die erste Maskenschicht und der
Graben bedeckt sind. Ein Abschnitt der trennenden Isolierschicht wird entfernt,
so daß die obere Oberfläche der ersten Maskenschicht freigelegt wird. Dann
wird eine Gateelektrode über der Hauptoberfläche des Halbleitersubstrates
ausgebildet. Source/Drain-Bereiche werden in der Hauptoberfläche des Halb
leitersubstrates derart ausgebildet, daß sie die oben beschriebene Gateelek
trode nach Sandwichart umgeben.
Wie oben beschrieben worden ist, wird, nachdem der Graben unter Verwendung
der zweiten Maskenschicht als Maske ausgebildet ist, die zweite Maskenschicht
entfernt, und die erste Maskenschicht wird als eine Maske für eine Implantie
rung von Dotierstoff in die innere Oberfläche des Grabens und in die Haupt
oberfläche des Halbleitersubstrates, die zuvor durch die zweite Maskenschicht
bedeckt war, verwendet, so daß derart der Kanalstopperbereich ausgebildet
wird. Auf diese Art und Weise ist es möglich, den Kanalstopperbereich auch in
der Hauptoberfläche des Halbleitersubstrates zwischen dem seitlichen Endab
schnitt der ersten Maskenschicht und dem oberen End-Eckenabschnitt des Gra
bens auszubilden. Da die Implantierung von Dotierstoff zur Ausbildung des
Kanalstopperbereiches nach der Oxidation der inneren Oberfläche des Grabens
auch bei diesem Aspekt ausgeführt wird, kann eine Abnahme der Dotier
stoffkonzentration in dem Kanalstopperbereich wie in dem Fall des oben be
schriebenen ersten Aspektes unterdrückt werden. Dementsprechend ist es mög
lich, wirksam die Abnahme der Schwellspannung Vth des parasitären
MOS-Transistors zu verhindern.
Entsprechend eines Verfahrens zur Herstellung einer Halbleitervorrichtung
nach einer abermals weiteren Ausführungsform der Erfindung, bei einem aber
mals weiteren Aspekt, wird zuerst ein SOI-Substrat durch Ausbilden einer
Halbleiterschicht auf einer Hauptoberfläche eines Halbleitersubstrates mit einer
dazwischen angeordneten begrabenen Isolierschicht ausgebildet. Eine Isolier
schicht wird auf dieser Halbleiterschicht ausgebildet, und eine erste Masken
schicht wird selektiv auf dieser Isolierschicht ausgebildet. Eine zweite Masken
schicht aus einem Material, das unterschiedlich von demjenigen der ersten
Maskenschicht ist, wird selektiv auf der Isolierschicht derart ausgebildet, daß
die obere Oberfläche und die Seitenwand dieser ersten Maskenschicht bedeckt
sind. Unter Verwendung dieser zweiten Maskenschicht als Maske wird die
Halbleiterschicht einer selektiven Oxidation zur Ausbildung einer trennenden
Oxidschicht unterworfen. Nach dem Entfernen der zweiten Maskenschicht wird
die erste Maskenschicht als eine Maske zur Implantierung von Dotierstoff in
die Umgebung des Randabschnitts der Halbleiterschicht, die zuvor durch die
zweite Maskenschicht bedeckt war, verwendet, wodurch ein Kanalstopperbe
reich ausgebildet wird. Eine Gateelektrode wird über der Halbleiterschicht
ausgebildet. Source/Drain-Bereiche werden in der Halbleiterschicht derart aus
gebildet, daß sie diese Gateelektrode nach Sandwichart umgeben.
Wie oben beschrieben worden ist, wird bei diesem Aspekt die zweite Masken
schicht als Maske zur Ausbildung der trennenden Oxidschicht verwendet, die
zweite Maskenschicht wird dann entfernt, und danach wird die erste Masken
schicht als Maske für eine Implantierung von Dotierstoff in die Umgebung des
Randabschnitts der Halbleiterschicht, die zuvor durch die zweite Masken
schicht bedeckt war, verwendet, um so den Kanalstopperbereich auszubilden.
Auf diese Art und Weise kann der Kanalstopperbereich in der Umgebung des
Randabschnitts der Halbleiterschicht in der selbstausrichtenden Art und Weise
mit Gewißheit ausgebildet werden, und zusätzlich wird es möglich gemacht,
wirksam die Absorption des Dotierstoffes aus dem Kanalstopperbereich auf
grund der Ausbildung der trennenden Oxidschicht zu verhindern. Derart wird
gesichert, daß der Kanalstopperbereich, der Dotierstoff in einer hohen Kon
zentration enthält, an dem Randabschnitt der Halbleiterschicht ausgebildet
werden kann. Als ein Ergebnis kann eine Abnahme der Schwellspannung Vth
des parasitären MOS-Transistors an dem Randabschnitt der Halbleiterschicht
wirksam unterdrückt werden.
Der oben beschriebene Schritt zur Ausbildung der trennenden Oxidschicht kann
die Schritte des Ausbildens einer Oxidschicht, die eine Bodenoberfläche in der
Halbleiterschicht aufweist, durch selektives Oxidieren der Halbleiterschicht
unter Verwendung der zweiten Maskenschicht als Maske, des Ausbildens einer
Nitridschicht nach dem Entfernen dieser Oxidschicht derart, daß die Halbleiter
schicht und eine zweite Maskenschicht bedeckt werden, des Ausführens eines
anisotropen Ätzens dieser Nitridschicht derart, daß die Nitridschicht unter der
zweiten Maskenschicht verbleibt, und des Ausbildens der trennenden Oxid
schicht durch selektives Oxidieren der Halbleiterschicht unter Verwendung der
zweiten Maskenschicht und der (verbliebenen) Nitridschicht als Maske aufwei
sen. Durch Ausbilden der trennenden Oxidschicht durch einen Verfahrensab
lauf, wie er oben beschrieben worden ist, kann die Steigung der Seitenober
fläche der Halbleiterschicht steil gemacht werden. Dementsprechend kann eine
partielle Reduzierung der Schichtdicke an dem Randabschnitt der Halbleiter
schicht wirksam unterdrückt werden. Derart kann die Ausbildung eines parasi
tären MOS-Transistors mit einer niedrigen Schwellspannung Vth an dem
Randabschnitt der Halbleiterschicht wirksam unterdrückt werden.
Die oben beschriebene erste Maskenschicht ist bevorzugterweise aus polykri
stallinem Silizium ausgebildet. Der Schritt des Ausbildens der Gateelektrode
weist bevorzugterweise die Schritte des Ausbildens einer polykristallinen Sili
ziumschicht auf der ersten Maskenschicht und der trennenden Oxidschicht und
des Ausbildens der Gateelektrode durch Mustern dieser polykristallinen Sili
ziumschicht und der ersten Maskenschicht auf. Als ein Ergebnis kann der Her
stellungsverfahrensablauf verglichen mit dem Fall, in dem die erste Masken
schicht entfernt wird, vereinfacht werden.
Entsprechend eines Verfahrens zur Herstellung einer Halbleitervorrichtung
nach einer abermals weiteren Ausführungsform der vorliegenden Erfindung,
nach einem abermals weiteren Aspekt, wird ein SOI-Substrat durch Ausbilden
einer Halbleiterschicht auf einer Hauptoberfläche eines Halbleitersubstrates mit
einer dazwischen angeordneten begrabenen Isolierschicht vorbereitet. Eine
erste Maskenschicht wird auf dieser Halbleiterschicht mit einer Isolierschicht
dazwischen ausgebildet. Auf dieser ersten Maskenschicht wird eine zweite
Maskenschicht aus einem Material, das unterschiedlich von demjenigen der
ersten Maskenschicht ist, ausgebildet. Nach dem Mustern der zweiten Masken
schicht wird diese zweite Maskenschicht als eine Maske für eine Implantierung
von Dotierstoff zur Ausbildung eines Kanalstopperbereiches in der Halbleiter
schicht verwendet. Eine dritte Maskenschicht aus einem Material, welches das
selbe wie dasjenige der zweiten Maskenschicht ist, wird auf der Seitenwand der
zweiten Maskenschicht ausgebildet. Danach werden unter Verwendung dieser
zweiten und dritten Maskenschicht als Maske die erste Maskenschicht, die Iso
lierschicht und die Halbleiterschicht aufeinanderfolgend gemustert. Nach dem
Entfernen der zweiten und dritten Maskenschicht wird eine Seitenwandisolier
schicht auf der Seitenwand der Halbleiterschicht ausgebildet. Durch Wegätzen
der ersten Maskenschicht und der Isolierschicht wird die Oberfläche der Halb
leiterschicht freigelegt. Eine Gateelektrode wird auf der Oberfläche der Halb
leiterschicht mit einer Gateisolierschicht dazwischen ausgebildet.
Source/Drain-Bereiche werden in der Halbleiterschicht derart ausgebildet, daß
die Gateelektrode nach Sandwichart umschlossen ist.
Wie oben beschrieben worden ist, werden bei diesem Aspekt, nachdem der
Dotierstoff in die Halbleiterschicht zur Ausbildung des Kanalstopperbereichs
unter Verwendung der zweiten Maskenschicht als Maske implantiert worden
ist, die dritte Maskenschicht, die auf der Seitenwand der zweiten Masken
schicht ausgebildet ist, ebenso wie die zweite Maskenschicht zum Mustern der
Halbleiterschicht verwendet. Dementsprechend ist es möglich, einen Kanal
stopperbereich in der Umgebung des Randabschnitts der Halbleiterschicht in
einer selbstausrichtenden Art und Weise auszubilden. Nach dem Entfernen der
zweiten und dritten Maskenschicht wird eine Seitenwandisolierschicht auf der
Seitenwand der Halbleiterschicht ausgebildet. Nach dem Ausbilden dieser
Seitenwandisolierschicht werden die erste Maskenschicht und die Isolierschicht
weggeätzt. Zu diesem Zeitpunkt verhindert die Ausbildung der Seitenwandiso
lierschicht wirksam die Ausbildung eines eingeschnittenen Abschnitts direkt
unter dem Randabschnitt der Halbleiterschicht aufgrund des Ätzens der ersten
Maskenschicht und der Isolierschicht. Derart ist es möglich, den Isolierungs
durchbruch der Gateisolierschicht an den Bodenabschnitt einer Seitenwand der
Halbleiterschicht wirksam zu unterdrücken.
Die oben beschriebene Isolierschicht ist bevorzugterweise eine CVD-Oxid
schicht (CVD = Chemische Gasphasenabscheidung), die begrabene Isolier
schicht ist bevozugterweise eine Oxidschicht, die durch thermische Oxidation
ausgebildet ist, und die Seitenwandisolierschicht ist bevorzugerweise eine
CVD-Oxidschicht unter Verwendung von TEOS (Tetraethylorthosilikat). Wie
oben beschrieben worden ist, ist es durch Vorsehen einer CVD-Oxidschicht als
die Isolierschicht möglich, die Zeit für ein Naßätzen verglichen mit dem Fall, in
dem eine Oxidschicht, die durch thermische Oxidation ausgebildet ist, verwen
det wird, zu reduzieren. Dementsprechend kann der Betrag des Ätzens der be
grabenen Isolierschicht, der durch das Ätzen der Isolierschicht verursacht
wird, reduziert werden. Zusätzlich kann durch Vorsehen der CVD-Oxidschicht,
die TEOS verwendet, als die Seitenwandisolierschicht die Ätzrate der Seiten
wandisolierschicht größer als die Ätzrate der begrabenen Isolierschicht sein.
Dementsprechend ist es möglich, wirksam zu verhindern, daß der eingeschnit
tene Abschnitt derart ausgebildet wird, daß er sich unter die Seitenwandisolier
schicht erstreckt. Als ein Ergebnis ist das Mustern der Gateelektrode ver
glichen mit dem Fall, in dem der eingeschnittene Abschnitt derart ausgebildet
ist, daß er sich unter die Seitenwandisolierschicht erstreckt, einfacher.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der
Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren
zeigen:
Fig. 1 eine Schnittansicht, die eine Halbleitervorrichtung nach Ausführungs
form 1 der vorliegenden Ausführungsform zeigt;
Fig. 2 eine Draufsicht auf die in Fig. 1 gezeigte Halbleitervorrichtung;
Fig. 3 bis 7 Schnittansichten, die den ersten bis fünften Schritt in dem Her
stellungsverfahrensablauf für die Halbleitervorrichtung entsprechend
Ausführungsform 1 zeigen;
Fig. 8 eine Schnittansicht, die eine Halbleitervorrichtung nach Ausführungs
form 2 der vorliegenden Erfindung zeigt;
Fig. 9 bis 11 Schnittansichten, die den ersten bis dritten Schritt in dem Her
stellungsverfahrensablauf für die Halbleitervorrichtung nach Ausfüh
rungsform 2 zeigen;
Fig. 12 eine Schnittansicht, die zeigt, wie eine Kanaldotierung bei den Aus
führungsformen 1 und 2 ausgeführt wird;
Fig. 13 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend einer
Modifikation der Ausführungsform 2 zeigt;
Fig. 14 eine Querschnittsansicht, die eine Halbleitervorrichtung entsprechend
Ausführungsform 3 der vorliegenden Erfindung zeigt;
Fig. 15 bis 19 Schnittansichten, die den ersten bis fünften Schritt in dem Her
stellungsverfahrensablauf für die Halbleitervorrichtung entsprechend
Ausführungsform 3 zeigen;
Fig. 20 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend
Ausführungsform 4 der vorliegenden Erfindung zeigt;
Fig. 21 bis 24 Schnittansichten, die den ersten bis vierten Schritt in dem
Herstellungsverfahrensablauf für die Halbleitervorrichtung ent
sprechend Ausführungsform 4 zeigen;
Fig. 25 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend
einer Modifikation der Ausführungsform 4 zeigt;
Fig. 26 eine Schnittansicht, die einen charakteristischen Herstellungsver
fahrensablauf bei der Halbleitervorrichtung aus Fig. 25 zeigt;
Fig. 27 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend
Ausführungsform 5 der vorliegenden Erfindung zeigt;
Fig. 28 bis 31 Schnittansichten, die den ersten bis vierten Schritt in dem
Herstellungsverfahrensablauf der Halbleitervorrichtung entsprechend
Ausführungsform 5 zeigen;
Fig. 32 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend
Ausführungsform 6 der vorliegenden Erfindung zeigt;
Fig. 33 bis 38 Schnittansichten, die den ersten bis sechsten Schritt in dem
Herstellungsverfahrensablauf der Halbleitervorrichtung entsprechend
Ausführungsform 6 zeigen;
Fig. 39 eine Schnittansicht, die zeigt, wie ein Kanaldotieren bei Ausführungs
form 6 ausgeführt wird;
Fig. 40 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend einer
Modifikation der Ausführungsform 6 zeigt;
Fig. 41 eine Schnittansicht, die eine Halbleitervorrichtung entsprechend Aus
führungsform 7 zeigt;
Fig. 42 bis 45 Schnittansichten, die den ersten bis vierten Schritt in dem Her
stellungsverfahrensablauf für die Halbleitervorrichtung entsprechend
Ausführungsform 7 zeigen;
Fig. 46 eine Schnittansicht, die eine Modifikation des Herstellungsverfahrens
ablaufs aus Fig. 45 zeigt;
Fig. 47 und 48 Schnittansichten, die den ersten und zweiten Schritt in dem
Herstellungsverfahrensablauf einer herkömmlichen Halbleitervorrich
tung unter Verwendung des LOCOS-Verfahrens zeigen;
Fig. 49 eine Schnittansicht, die eine Halbleitervorrichtung, die ein herkömm
liches Mesa-Isolierungsverfahren verwendet, zeigt; und
Fig. 50 und 51 Schnittansichten, die den ersten und zweiten Schritt in dem
Herstellungsverfahrensablauf der in Fig. 49 gezeigten Halbleitervor
richtung zeigen.
Ausführungsformen der vorliegenden Erfindung werden nun im folgenden unter
Bezugnahme auf die Fig. 1 bis 46 beschrieben.
Unter Bezugnahme auf zuerst die Fig. 1 bis 7 wird eine Beschreibung der
Ausführungsform 1 der vorliegenden Erfindung gegeben. Fig. 1 ist eine Quer
schnittsansicht, die eine Halbleitervorrichtung entsprechend Ausführungsform 1
der vorliegenden Erfindung zeigt. Fig. 2 ist eine Draufsicht auf die Fig. 1 ge
zeigte Halbleitervorrichtung, wobei der der Fig. 1 entsprechende Querschnitt
entlang der Linie I-I genommen ist.
Unter Bezugnahme auf Fig. 1, eine SOI-Schicht 3 ist auf einer Hauptoberfläche
eines Siliziumsubstrates 1 mit einer begrabenen Oxidschicht 2 dazwischen aus
gebildet. In der Umgebung des Randabschnitts der SOI-Schicht 3 ist ein
Kanalstopperbereich 4 ausgebildet. Eine Seitenwandoxidschicht 5 ist auf der
Seitenwand der SOI-Schicht 3 ausgebildet, wobei sie diesen Kanalstopperbe
reich 4 bedeckt. Zusätzlich ist eine vorstehende Isolierungsschicht 6a aus Sili
ziumnitrid, Siliziumoxid oder ähnlichem auf dem Kanalstopperbereich 4 aus
gebildet. Eine Seitenwandisolierschicht 6b aus einem Isolator wie Silizium
nitrid oder Siliziumoxid ist die Seitenwand der Seitenwandoxidschicht 5 be
deckend ausgebildet. Eine Gateisolierschicht 7 ist auf der Oberfläche der SOI-Schicht
3 ausgebildet. Eine Gateelektrode 8 ist diese Gateisolierschicht 7, die
vorstehende Isolierschicht 6a und die Seitenwandisolierschicht 6b bedeckend
ausgebildet.
Unter Bezugnahme auf Fig. 2, eine Seitenwandisolierschicht 6b ist so ausgebil
det, daß der Kanalstopperbereich 4 umgeben wird. Zusätzlich ist die rahmen
förmige vorstehende Isolierschicht 6a auf dem Kanalstopperbereich 4 ausgebil
det. Wenn z. B. eine Seitenwandisolierschicht 27 auf der Seitenwand der
Gateelektrode 8 ausgebildet ist, würde die plane Breite dieser vorstehenden
Isolierschicht 6a unterschiedlich zwischen dem unter der Seitenwandisolier
schicht 27 oder der Gateelektrode 8 angeordneten Abschnitt oder den anderen
Abschnitten sein, falls diese zweidimensional betrachtet werden. Jedoch ist die
seitliche Endposition der vorstehenden Isolierschicht 6a auf der SOI-Schicht 3
in beiden Abschnitten bevorzugterweise direkt auf dem inneren seitlichen
Endabschnitt des Kanalstopperbereiches 4 oder näher an dem Randabschnitt
der SOI-Schicht 3 als an diesem inneren seitlichen Endabschnitt angeordnet.
Derart ist es möglich, die Gateelektrode 8 wirksam nach oben von dem
Randabschnitt der SOI-Schicht 3 wegzuhalten. Dementsprechend kann eine
Reduzierung der Schwellspannung Vth eines parasitären MOS-Transistors in
der Umgebung des Randabschnitts der SOI-Schicht wirksam unterdrückt
werden.
Zusätzlich ermöglicht, wie oben beschrieben wurde, die Ausbildung der
Seitenwandoxidschicht 5 und der Seitenwandisolierschicht 6b, die die Seiten
wand der SOI-Schicht 3 bedecken, einen Schutz des Randabschnitts der
SOI-Schicht 3. Insbesondere durch Bedecken des Bodenabschnitts der Seitenwand
der SOI-Schicht 3 mit der oben beschriebenen Seitenwandoxidschicht 5 und
Seitenwandisolierschicht 6b wird effektiv verhindert, daß ein eingeschnittener
Abschnitt (Einschnitt) 24 direkt unterhalb des Randabschnitts der SOI-Schicht
3 ausgebildet wird, wie das bei dem herkömmlichen Beispiel der Fall war.
Derart ist es außerdem möglich, wirksam den Isolierungsdurchbruch der Gate
isolierschicht in der Umgebung des Randabschnitts der SOI-Schicht 3 zu
unterdrücken.
Als nächstes wird unter Bezugnahme auf die Fig. 3 bis 7 eine Beschreibung des
Verfahrens zur Herstellung der in den Fig. 1 und 2 gezeigten Halbleitervorrich
tung gegeben. Die Fig. 3 bis 7 sind Schnittansichten, die den ersten bis fünften
Schritt in dem Herstellungsverfahrensablauf der Halbleitervorrichtung, die in
Fig. 1 gezeigt ist, zeigen.
Obwohl bei der Beschreibung von jeder der Ausführungsformen, die im folgen
den beschrieben werden, auf einen nMOS-Transistor Bezug genommen wird, ist
das Konzept der vorliegenden Erfindung ebenfalls auf pMOS-Transistoren an
wendbar.
Unter Bezugnahme auf zuerst Fig. 3, eine SOI-Schicht 3 wird auf der Haupt
oberfläche eines Siliziumsubstrates 1 mit der begrabenen Oxidschicht 2 dazwi
schen durch dasselbe Verfahren wie bei dem eingangs beschriebenen Beispiel
ausgebildet. Auf dieser SOI-Schicht 3 wird eine Oxidschicht 9 mit einer Dicke
von ungefähr 10 bis ungefähr 30 nm ausgebildet. Eine polykristalline Silizium
schicht 10 mit einer Dicke von ungefähr 100 bis ungefähr 250 nm und eine
Nitridschicht 11 mit einer Dicke von 100 bis ungefähr 250 nm werden aufein
anderfolgend auf dieser Oxidschicht 9 abgeschieden. Dann wird ein Photo
resistmuster (nicht gezeigt), das eine vorgeschriebene Form aufweist, auf der
Nitridschicht 11 ausgebildet. Unter Verwendung dieses Photoresistmusters als
Maske werden die Nitridschicht 11 und die polykristalline Siliziumschicht 10
aufeinanderfolgend einem Mustern unterworfen. Danach wird das Photo
resistmuster entfernt. Dieses Photoresistmuster kann nach der Verwendung als
Maske zum Mustern der Nitridschicht 11 entfernt werden, wobei dann die
Nitridschicht 11 als Maske zum Mustern der polykristallinen Siliziumschicht 10
verwendet wird. Dann wird eine Nitridschicht mit einer Dicke von ungefähr 50
bis ungefähr 100 nm auf der Oxidschicht 9 derart ausgebildet, daß sie die
Nitridschicht 11 und die polykristalline Siliziumschicht 10 bedeckt. Ein an
isotropes Ätzen wird bei dieser Nitridschicht bewirkt. Derart wird ein
Nitridabstandshalter (Spacer) 12 ausgebildet.
Unter Bezugnahme auf Fig. 4, die Oxidschicht 9 und die SOI-Schicht 3 werden
unter Verwendung der Nitridschicht 11 und des Nitridabstandshalters 12 als
Maske aufeinanderfolgend gemustert. Danach wird die Seitenwand der SOI-Schicht
3 einer thermischen Oxidation unterworfen, um die Ätzschäden, die
durch dieses Mustern verursacht worden sind, zu eliminieren. Derart wird eine
Seitenwandoxidschicht 5 auf dem Randabschnitt der SOI-Schicht 3 ausgebildet.
Danach werden die Nitridschicht 11 und der Nitridabstandshalter 12 durch
Ätzen mit heißer Phosphorsäure oder ähnlichem entfernt. Dementsprechend
wird die Oxidschicht 9, die auf dem Bereich in der Umgebung des Randab
schnitts der SOI-Schicht 3 angeordnet ist, selektiv freigelegt. In diesem Zu
stand wird, wie in Fig. 5 gezeigt ist, Dotierstoff zur Ausbildung des Kanal
stopperbereichs 4 in den Abschnitt der Umgebung des Randabschnitts der SOI-Schicht
3 unter Verwendung der polykristallinen Siliziumschicht 10 als Maske
implantiert. Hier wird die Implantation von Bor (B) in den Abschnitt in der
Umgebung des Randabschnitts der SOI-Schicht 3 ausgeführt. Wenn ein CMOS
(Complementary Metal Oxide Semiconductor = Komplemetär-Metall-Oxid-Halbleiter)
ausgebildet wird, ist es notwendig, den Bereich, in dem der
pMOS-Transistor ausgebildet wird, durch z. B. einen Photoresist bei der Durchführung
bei der Implantation von Bor für den oben beschrieben nMOS-Transistor zu
bedecken.
Wie oben beschrieben worden ist, kann, da Dotierstoff (Bor) zur Ausbildung
des Kanalstopperbereiches 4 in die SOI-Schicht 3 nach der Ausbildung der
Seitenwandoxidschicht 5 implantiert wird, ein Herausziehen des in den Kanal
stopperbereich 4 implantierten Dotierstoff durch die Ausbildung der Seiten
wandoxidschicht 5 effektiv unterdrückt werden. Derart ist es möglich, eine Re
duzierung der Dotierstoffkonzentration in dem Kanalstopperbereich 4 wirksam
zu unterdrücken. Zusätzlich kann, da Dotierstoff (Bor) in einer selbstausrich
tenden Art und Weise in die Umgebung des Randabschnitts der SOI-Schicht 3,
der durch den Nitridabstandshalter bedeckt worden war, implantiert wird, wie
in Fig. 5 gezeigt ist, die Ausbildung des Kanalstopperbereichs 4 gesichert wer
den. In anderen Worten, es kann nahezu sicher gemacht werden, daß der
Kanalstopperbereich 4 in der Umgebung des Randabschnittes der SOI-Schicht 3
so ausgebildet wird, daß er Dotierstoff in einer hohen Konzentration enthält.
Derart kann eine Reduzierung der Schwellspannung Vth des parasitären
MOS-Transistors in der Umgebung des Randabschnitts der SOI-Schicht 3 wirksam
unterdrückt werden.
Unter Bezugnahme auf Fig. 6, eine Isolierschicht (nicht gezeigt) aus Oxid,
Nitrid oder ähnlichem wird durch CVD (chemische Gasphasenabscheidung) auf
der begrabenen Oxidschicht 2 so ausgebildet, daß sie die polykristalline Sili
ziumschicht 10 und die SOI-Schicht 3 bedeckt. Dann wird diese Isolierschicht
einem anisotropen Ätzen unterworfen. Derart werden die vorstehende Isolier
schicht 6a und die Seitenwandisolierschicht 6b gleichzeitig ausgebildet. Zu die
sem Zeitpunkt wird, da die polykristalline Siliziumschicht 3 auf der
SOI-Schicht 3 ausgebildet ist, kaum eine Schädigung an der Oberfläche der
SOI-Schicht 3 durch dieses anisotrope Ätzen verbleiben.
Danach werden, wie in Fig. 7 gezeigt ist, die polykristalline Siliziumschicht 10
und die Oxidschicht 9 durch z. B. isotropes Ätzen entfernt. Zu diesem Zeit
punkt kann, da der Randabschnitt der SOI-Schicht 3 durch die Seitenwandoxid
schicht 5 und die Seitenwandisolierschicht 6b geschützt ist, die Ausbildung des
eingeschnittenen Abschnitts bzw. Einschnitts direkt unter dem Randabschnitt
der SOI-Schicht 3 wirksam verhindert werden. Derart ist es möglich, den Iso
lierungsdurchbruch der Gateisolierschicht in der Umgebung des Randabschnitts
der SOI-Schicht 3 wirksam zu verhindern.
Wie oben beschrieben worden ist, wird nach dem Freilegen der Oberfläche der
SOI-Schicht 3 die Gateisolierschicht 7 mit einer Dicke von ungefähr 6 bis
12 nm auf der Oberfläche der SOI-Schicht 3 unter Verwendung von z. B. ther
mischer Oxidation, CVD oder ähnlichem ausgebildet, und die Gateelektrode 8
wird auf dieser Gateisolierschicht 7 ausgebildet. Durch Ausführen des obigen
Verfahrensablaufs wird die in Fig. 1 gezeigte Halbleitervorrichtung ausgebil
det.
Wenn die Gateisolierschicht 7 durch CVD ausgebildet wird, kann ein Heraus
ziehen des Dotierstoffs aus dem Kanalstopperbereich 4 durch die Ausbildung
der Gateisolierschicht 7 unterdrückt werden. Wie in Fig. 12 gezeigt ist, ist es
außerdem möglich, eine Kanaldotierung nach der Ausbildung des Kanalstop
perbereichs 4 unter Verwendung derselben Maske wie die bei der Implantation
des Bors zur Ausbildung des Kanalstopperbereichs 4 verwendete Maske auszu
führen. In diesem Fall muß das Bor in die SOI-Schicht 3 mit genügend Energie
zum Durchdringen der polykristallinen Siliziumschicht 10 implantiert werden.
Indem derart eine Kanaldotierung unter Verwendung derselben Maske wie der
bei der Ausbildung des Kanalstopperbereichs 4 verwendeten Maske ausgeführt
wird, kann der Herstellungsverfahrensablauf vereinfacht werden.
Das oben beschriebene Kanaldotieren kann vor der Ausbildung des Kanalstop
perbereichs 4 ausgeführt werden. Zusätzlich kann, wenn ein CMOS ausgebildet
wird, dieses Kanaldotieren ausgeführt werden, wobei der pMOS-Ausbildungs
bereich immer noch mit dem oben beschrieben Photoresist bedeckt ist. Ver
gleichbar zu dem Fall der Ausbildung des Kanalstopperbereichs 4 kann das
Konzept einer solchen Kanaldotierung nicht nur auf einem pMOS-Transistor
angewendet werden, sondern auch auf jede der im folgenden beschriebenen
Ausführungsformen.
Als nächstes wird unter Bezugnahme auf die Fig. 8 bis 11 die Ausführungsform
2 entsprechend der vorliegenden Erfindung beschrieben. Fig. 8 ist eine Schnit
tansicht, die eine Halbleitervorrichtung entsprechend Ausführungsform 2 der
vorliegenden Erfindung zeigt.
Unter Bezugnahme auf Fig. 8, eine Oxidschicht 14 ist derart ausgebildet, daß
sie sich von einem Bereich über dem Kanalstopperbereich 4 zu einem Bereich
über der begrabenen Oxidschicht 2 erstreckt. Diese Oxidschicht 14 weist eine
gekrümmte obere Oberfläche 14a direkt oberhalb des Kanalstopperbereichs 4
ebenso wie eine gerade obere Oberfläche 14b oberhalb der begrabenen Oxid
schicht 2 auf. Eine Gateelektrode 8 erstreckt sich oberhalb der SOI-Schicht 3
über der Oxidschicht 14. Durch Vorsehen einer solchen Oxidschicht 14 ist es
möglich, den Randabschnitt der SOI-Schicht 3 zu schützen, während die
Gateelektrode 8 von dem Randabschnitt der SOI-Schicht 3 weggehalten wird.
Als ein Ergebnis kann eine Reduzierung der Schwellspannung Vth eines parasi
tären MOS-Transistors an dem Randabschnitt der SOI-Schicht 3 unterdrückt
werden, während ein Isolierungsdurchbruch der Gateisolierschicht in der Um
gebung des Randabschnitts der SOI-Schicht 3 wirksam unterdrückt wird.
Als nächstes wird unter Bezugnahme auf die Fig. 9 bis 11 ein Verfahren zur
Herstellung der in Fig. 8 gezeigten Halbleitervorrichtung beschrieben. Die Fig.
9 bis 11 sind Schnittansichten, die den ersten bis dritten Schritt in dem Her
stellungsverfahrensablauf der in Fig. 8 gezeigten Halbleitervorrichtung zeigen.
Unter Bezugnahme auf zuerst Fig. 9, ein Verfahrensablauf, der vergleichbar zu
dem Verfahrensablauf in der oben beschriebenen Ausführungsform 1 ist, wird
ausgeführt, bis der Kanalstopperbereich 4 ausgebildet ist. Dann wird unter
Verwendung von CVD eine Oxidschicht 14 mit einer Dicke von ungefähr 1 µm
so ausgebildet, daß die polykristalline Siliziumschicht 10 und die SOI-Schicht
3 bedeckt sind.
Dann wird die obere Oberfläche der Oxidschicht 14 einen CMP-Verfahrensab
lauf (CMP = Chemical Mechanical Polishing = chemisches-mechanisches Polie
ren bzw. Schleifen) unterworfen. Als ein Ergebnis wird, wie in Fig. 10 gezeigt
ist, die obere Oberfläche der Oxidschicht 14 eben gemacht, während die obere
Oberfläche der polykristallinen Siliziumschicht 10 freigelegt wird. Zu diesem
Zeitpunkt wirkt die polykristalline Siliziumschicht 10 als ein Stopper für das
CMP, und derart wird die Poliergenauigkeit durch den CMP-Verfahrensablauf
verbessert. Anstelle von CMP kann ein Rückätzverfahren ebenfalls verwendet
werden, was ebenfalls für die folgenden Ausführungsformen gilt.
Unter Bezugnahme auf Fig. 11, die polykristalline Siliziumschicht 10 wird
durch z. B. isotropes Ätzen, gefolgt durch Naßätzen zum selektiven Entfernen
der Oxidschicht 9, entfernt. Derart wird die Oberfläche der SOI-Schicht 3
selektiv freigelegt. Danach werden die Gateisolierschicht 7 und die Gateelek
trode 8 in einer zu derjenigen der oben beschriebenen Ausführungsform 1 ver
gleichbaren Art und Weise ausgebildet. Durch Ausführen des oben beschrie
benen Verfahrensablaufs wird die in Fig. 8 gezeigte Halbleitervorrichtung aus
gebildet.
Unter Bezugnahme auf Fig. 13 wird nun eine Beschreibung einer Modifikation
von Ausführungsform 2, die oben beschrieben wurde, gegeben. Fig. 13 ist eine
Schnittansicht, die eine Halbleitervorrichtung entsprechend einer Modifikation
von Ausführungsform 2 zeigt.
Unter Bezugnahme auf Fig. 13, bei dieser Modifikation wird die polykristalline
Siliziumschicht 10, die als eine Maskierungsschicht verwendet worden ist, als
ein Abschnitt der Gateelektrode 8 verwendet. Derart ist es möglich, die
Schritte des Ätzens der polykristallinen Siliziumschicht 10 und der Oxidschicht
9 wegzulassen, und derart kann der Herstellungsverfahrensablauf verglichen
mit dem Verfahrensablauf bei der oben beschriebenen Ausführungsform 2 ver
einfacht werden.
Unter Bezugnahme auf die Fig. 14 bis 19 wird als nächstes Ausführungsform 3
der vorliegenden Erfindung beschrieben. Fig. 14 ist eine Schnittansicht, die
eine Halbleitervorrichtung entsprechend Ausführungsform 3 der vorliegenden
Erfindung zeigt.
Diese Ausführungsform 3 wird durch Anwenden des Konzepts der oben be
schriebenen Ausführungsform 2 auf eine Vorrichtung, die direkt auf der
Hauptoberfläche eines Siliziumsubstrates ausgebildet wird, verwirklicht. Dieses
Konzept der Ausführungsform 2 kann vergleichbar auf Anwendungsform 4, die
später beschrieben wird, angewendet werden.
Unter Bezugnahme auf Fig. 14, ein Paar von Gräben 15 wird, getrennt vonein
ander, an der Hauptoberfläche des Siliziumsubstrates 1 ausgebildet. Eine Oxid
schicht 16 ist auf der inneren Oberfläche des Grabens 15 ausgebildet. Ein
Kanalstopperbereich 4 erstreckt sich entlang der inneren Oberfläche des
Grabens 15 und erreicht den oberen End-Eckenabschnitt 17 der Seitenwand des
Grabens 15. Eine Gateisolierschicht 7 ist auf der Hauptoberfläche des Silizium
substrates 1, in Sandwichart zwischen den Kanalstopperbereichen 4 angeord
net, ausgebildet und eine Gateelektrode 8 ist auf dieser Gateisolierschicht 7
ausgebildet. Die Gateelektrode 8 erstreckt sich zu dem Bereich über der Oxid
schicht 14, der eine gekrümmte Oberfläche 14a oberhalb des Kanalstopperbe
reiches 4 aufweist, ebenso wie zu der geraden Oberfläche 14b oberhalb des
Grabens 15.
Als nächstes wird unter Bezugnahme auf die Fig. 15 bis 19 eine Beschreibung
eines Verfahrens zur Herstellung der Halbleitervorrichtung mit der oben be
schriebenen Struktur gegeben. Die Fig. 15 bis 19 sind Schnittansichten, die den
ersten bis fünften Schritt in dem Herstellungsverfahrensablauf der in Fig. 14
gezeigten Halbleitervorrichtung zeigen.
Unter Bezugnahme auf zuerst Fig. 15, eine Oxidschicht 9, eine polykristalline
Siliziumschicht 10, eine Nitridschicht 11 und ein Nitridabstandshalter 12 wer
den auf der Hauptoberfläche des Siliziumsubstrates 1 durch ein Verfahren, das
vergleichbar zu demjenigen der oben beschriebenen Ausführungsform 1 ist,
ausgebildet.
Unter Bezugnahme auf Fig. 16, unter Verwendung der Nitridschicht 11 und des
Nitridabstandshalters 12 als Maske wird die Hauptoberfläche des Silizium
substrates 1 zur Ausbildung eines Grabens 15 geätzt. Die Tiefe des Grabens 15
kann z. B. ungefähr 250 nm bis ungefähr 300 nm sein. Dann wird, durch Ausfüh
ren einer thermischen Oxidation an der inneren Oberfläche des Grabens 15,
eine Oxidschicht 16 ausgebildet. Derart ist es möglich, die Ätzschäden auf
grund der Ausbildung des Grabens 15 zu eliminieren.
Unter Bezugnahme auf Fig. 17, dann werden die Nitridschicht 11 und der
Nitridabstandshalter 12 durch ein Verfahren, das vergleichbar zu demjenigen
der oben beschriebenen Ausführungsform 1 ist, entfernt. Danach wird, unter
Verwendung der polykristallinen Siliziumschicht 10 als Maske, ein p-Typ
Dotierstoff wie Bor in die innere Oberfläche des Grabens 15 und den Bereich in
der Umgebung des oberen End-Eckenabschnitts 17 der Seitenwand des Grabens
15 implantiert. Derart wird ein Kanalstopperbereich 4 ausgebildet. Zu diesem
Zeitpunkt kann, da die Oxidschicht 16 vor der Ausbildung des Kanalstopper
bereiches 4 ausgebildet ist, der p-Typ Dotierstoff, der in den Kanalstopperbe
reich 4 eingebracht ist, wirksam daran gehindert werden, durch die Oxidschicht
16 herausgezogen zu werden. Dementsprechend kann ein Kanalstopperbereich
4, der Dotierstoff in einer hohen Konzentration enthält, ausgebildet werden.
Danach wird, wie in Fig. 18 gezeigt ist, eine Oxidschicht 14 zum Bedecken des
Grabens 15 und der polykristallinen Siliziumschicht 10 durch ein Verfahren,
das vergleichbar zu dem bei der oben beschriebenen Ausführungsform 2 ver
wendeten Verfahren ist, ausgebildet. Dann wird ein CMP-Verfahrensablauf bei
dieser Oxidschicht 14 ausgeführt. Derart wird die obere Oberfläche der poly
kristallinen Siliziumschicht 10 freigelegt, wie in Fig. 19 gezeigt ist. Danach
wird durch Ausführen des Verfahrensablaufs, der vergleichbar zu demjenigen
der oben beschriebenen Ausführungsform 2 ist, die in Fig. 14 gezeigte Halb
leitervorrichtung ausgebildet.
Als nächstes werden unter Bezugnahme auf die Fig. 20 bis 26, die Ausfüh
rungsform 4 entsprechend der vorliegenden Erfindung und eine Modifikation
derselben beschrieben. Fig. 20 ist eine Schnittansicht, die eine Halbleitervor
richtung entsprechend Ausführungsform 4 der vorliegenden Erfindung zeigt.
Unter Bezugnahme auf Fig. 20, bei dieser Ausführungsform 4 ist eine
Gateelektrode 8 aus einer gestapelten Struktur ausgebildet, die eine erste
polykristalline Siliziumschicht 10a und eine dritte polykristalline Silizium
schicht 10c enthält. Die Oxidschicht 14 ist derart ausgebildet, daß sie sich von
einem Bereich auf einem Kanalstopperbereich 4 zu einem Bereich auf einer
begrabenen Oxidschicht 2 erstreckt, wobei sie eine gekrümmte obere Ober
fläche 14a, die direkt oberhalb des Kanalstopperbereichs 4 angeordnet ist,
ebenso wie eine gerade obere Oberfläche 14b, die oberhalb der begrabenen
Oxidschicht 2 angeordnet ist, aufweist. Die gekrümmte Oberfläche 14a ist so
geneigt, daß sie sich, so wie sie sich in Richtung des Randabschnittes der SOI-Schicht
3 erstreckt, von der oberen Oberfläche der SOI-Schicht weg krümmt.
Die gerade obere Oberfläche 14b ist benachbart zu dieser gekrümmten oberen
Oberfläche 14a ausgebildet. Die dritte polykristalline Siliziumschicht 10c der
Gateelektrode 8 erstreckt sich über der gekrümmten Oberfläche 14a und der
geraden oberen Oberfläche 14b. Das Niveau der geraden oberen Oberfläche
14b, gemessen von der oberen Oberfläche der SOI-Schicht 3, ist so eingestellt,
daß es höher als das Niveau der oberen Oberfläche der ersten polykristallinen
Siliziumschicht 10a, gemessen von derjenigen der SOI-Schicht 3, ist. Dement
sprechend kann die Gateelektrode 8 von dem Randabschnitt der SOI-Schicht 3
wirksam weggehalten werden. Derart ist es möglich, wirksam die Reduzierung
in der Schwellspannung Vth des parasitären MOS-Transistors an dem Randab
schnitt der SOI-Schicht 3 zu unterdrücken.
Als nächstes wird, unter Bezugnahme auf die Fig. 21 bis 24, ein Verfahren zum
Herstellen der in Fig. 20 gezeigten Halbleitervorrichtung beschrieben. Die Fig.
21 bis 24 sind Schnittansichten, die den ersten bis vierten Schritt in dem Her
stellungsverfahrensablauf der in Fig. 20 gezeigten Halbleitervorrichtung
zeigen.
Unter Bezugnahme auf Fig. 21, auf der Oberfläche der SOI-Schicht 3 werden
durch ein Verfahren, das vergleichbar zu demjenigen der Ausführungsform 1
ist, eine Oxidschicht 9a, eine erste polykristalline Siliziumschicht 10a, eine
Oxidschicht 9b, eine zweite polykristalline Siliziumschicht 10b und eine Nitrid
schicht 11 aufeinanderfolgend ausgebildet. Dann wird ein Photoresist (nicht
gezeigt), der zum Erhalten der Form eines Elementausbildungsbereiches ge
mustert wird, auf dieser Nitridschicht 11 ausgebildet. Unter Verwendung
dieses Photoresists als Maske werden die Nitridschicht 11, die zweite poly
kristalline Siliziumschicht 10b, die Oxidschicht 9b und die erste polykristalline
Siliziumschicht 10a aufeinanderfolgend gemustert. Der oben beschriebene
Photoresist wird entfernt und danach wird eine Nitridschicht (nicht gezeigt)
auf der gesamten Oberfläche ausgebildet und ein anisotropes Ätzen wird bei
dieser Nitridschicht ausgeführt. Derart wird ein Nitridabstandshalter (Spacer)
12a ausgebildet.
Unter Bezugnahme auf Fig. 22, unter Verwendung der Nitridschicht 11 und des
Nitridabstandshalters 12a als Maske wird die Seitenwand der SOI-Schicht 3
einer Wärmebehandlung in einer oxidierenden Atmosphäre unterworfen. Als
Ergebnis wird eine Seitenwandoxidschicht 5 an dem Randabschnitt der
SOI-Schicht 3 ausgebildet. Danach werden die Nitridschicht 11 und der Nitridab
standshalter 12a durch heiße Phosphorsäure oder ähnliches entfernt.
Derart wird die Oberfläche der Oxidschicht 9a, die in der Umgebung des
Randabschnitts der SOI-Schicht 3 angeordnet ist, selektiv freigelegt, wie in
Fig. 23 gezeigt ist. Dann werden unter Verwendung der zweiten polykristalli
nen Siliziumschicht 10b als Maske Borionen in die Umgebung des Randab
schnitts der SOI-Schicht 3 implantiert. Als ein Ergebnis wird ein Kanalstopper
bereich 4 in der Umgebung des Randabschnitts der SOI-Schicht 3 ausgebildet.
Derart ist es auch bei dieser Ausführungsform möglich, den Kanalstopperbe
reich 4, der Dotierstoff in einer hohen Konzentration enthält, in einer selbst
ausrichtenden Weise wie in dem Fall jeder der vorherbeschriebenen Ausfüh
rungsformen auszubilden.
Danach wird eine Oxidschicht 14 mit einer Dicke von ungefähr 1 µm auf der
gesamten Oberfläche durch CVD oder ähnliches ausgebildet. Die obere Ober
fläche dieser Oxidschicht 14 wird dem CMP-Verfahrensablauf unterworfen,
wodurch die obere Oberfläche der zweiten polykristallinen Siliziumschicht 10b
freigelegt wird.
Die zweite polykristalline Siliziumschicht 10b und die Oxidschicht 9b werden
dann weggeätzt. Dementsprechend wird eine gekrümmte obere Oberfläche 14a
an der Oxidschicht 14, die auf dem Kanalstopperbereich 4 angeordnet ist, aus
gebildet, wie in Fig. 20 gezeigt ist.
Danach wird die dritte polykristalline Siliziumschicht 10c durch CVD oder
ähnliches derart ausgebildet, daß sie sich von einem Bereich über der ersten
polykristallinen Siliziumschicht 10a zu einem Bereich über der Oxidschicht 14
erstreckt. Dann wird durch gleichzeitiges Mustern der dritten polykristallinen
Siliziumschicht 10c und der ersten polykristallinen Siliziumschicht 10a die
Gateelektrode 8a ausgebildet, wie in Fig. 20 gezeigt ist. Durch ein Durchlaufen
des oben beschriebenen Verfahrensablaufs wird die in Fig. 20 gezeigte Halb
leitervorrichtung ausgebildet.
Unter Bezugnahme auf die Fig. 25 und 26 wird nun eine Beschreibung einer
Modifikation der oben beschriebenen Ausführungsform 4 gegeben. Fig. 25 ist
eine Schnittansicht, die eine Halbleitervorrichtung entsprechend der Modifika
tion der Ausführungsform 4 zeigt.
Unter Bezugnahme auf Fig. 25, bei dieser Modifikation ist eine erste Seiten
wandoxidschicht 18 an einem Randabschnitt der ersten polykristallinen Sili
ziumschicht 10a ausgebildet, und die Dicke der Seitenwandoxidschicht 5 ist
größer als bei der in Fig. 20 gezeigten Ausführungsform 4 gemacht. Andere
Abschnitte der Struktur sind im wesentlichen vergleichbar zu denjenigen der in
Fig. 20 gezeigten Struktur der Halbleitervorrichtung.
Unter Bezugnahme auf Fig. 26 wird als nächstes der Herstellungsverfahrensab
lauf, der charakteristisch bei der in Fig. 25 gezeigten Halbleitervorrichtung ist,
beschrieben. Fig. 26 ist eine Schnittansicht, die den Herstellungsverfahrensab
lauf zeigt, der charakteristisch bei der Halbleitervorrichtung der oben beschrie
benen Modifikation ist.
Unter Bezugnahme auf Fig. 26, ein Verfahrensablauf, der vergleichbar zu
demjenigen bei der oben beschriebenen Ausführungsform 4 ist, wird ausgeführt,
bis eine Nitridschicht 11 ausgebildet ist. Unter Verwendung dieser Nitrid
schicht 11 als Maske wird der Randabschnitt der ersten und der zweiten poly
kristallinen Siliziumschicht 10a, 10b einer thermischen Oxidation unterworfen.
Zu diesem Zeitpunkt wird die Oberfläche der SOI-Schicht 3 ebenfalls gleich
zeitig selektiv oxidiert. Durch Ausführen der thermischen Oxidation ist es
möglich, die Ätzschäden, die zur Zeit des Musterns der ersten und der zweiten
polykristallinen Siliziumschicht 10a und 10b verursacht worden sind, zu elimi
nieren. Danach wird ein Verfahrensablauf, der vergleichbar zu demjenigen der
Ausführungsform 4, die oben beschrieben wurde, ist, ausgeführt, um die in Fig.
25 gezeigte Halbleitervorrichtung auszubilden.
Als nächstes wird unter Bezugnahme auf die Fig. 27 bis 31 eine Beschreibung
der Ausführungsform 5 der vorliegenden Erfindung gegeben. Fig. 27 ist eine
Schnittansicht, die eine Halbleitervorrichtung entsprechend Ausführungsform 5
der vorliegenden Erfindung zeigt.
Unter Bezugnahme auf Fig. 27, eine Oxidschicht 20 ist selektiv auf der
SOI-Schicht 3 ausgebildet. Diese Oxidschicht 20 wird durch LOCOS ausgebildet
und erstreckt sich auf dem Kanalstopperbereich, der in der Umgebung des
Randabschnitts der SOI-Schicht 3 ausgebildet ist. Die Gateelektrode 8 wird so
ausgebildet, daß sie sich von einem Bereich der über SOI-Schicht 3 zu einem
Bereich über der Oxid-Schicht 20 erstreckt.
Als nächstes wird unter Bezugnahme auf die Fig. 28 bis 31 ein Verfahren zur
Herstellung der Halbleitervorrichtung aus Fig. 27 beschrieben. Die Fig. 28 bis
31 sind Schnittansichten, die den ersten bis vierten Schritt in dem Herstel
lungsverfahrensablauf der in Fig. 27 gezeigten Halbleitervorrichtung zeigen.
Unter Bezugnahme auf zuerst Fig. 28, ein Verfahrensablauf, der vergleichbar
zu dem oben beschriebenen Verfahrensablauf bei der Ausführungsform 1 ist,
wird ausgeführt, bis der Nitridabstandshalter 12 ausgebildet ist. Zu diesem
Zeitpunkt wird es bevorzugt, das die Dicke der Oxidschicht 9 ungefähr 10 bis
ungefähr 30 nm, die Dicke der polykristallinen Siliziumschicht 10 ungefähr 100
bis ungefähr 300 nm und die Dicke der Nitridschicht 11 ungefähr 100 bis unge
fähr 300 nm ist.
Danach wird unter Verwendung der Nitridschicht 11 und des Nitridabstands
halters 12 als Maske eine thermische Oxidation bei der SOI-Schicht 3 unter
einer Oxid-Atmosphäre (oxidierenden Atmosphäre) ausgeführt. Als ein Ergeb
nis findet eine sogenannte LOCOS-Oxidation statt. Eine Oxidschicht 20 wird
selektiv an der SOI-Schicht 3 ausgebildet, so daß sie eine begrabene Oxid
schicht 3 erreicht, wie in Fig. 29 gezeigt ist.
Dann werden unter Verwendung von heißer Phosphorsäure oder ähnlichem die
Nitridschicht 11 und der Nitridabstandshalter 12 entfernt. Derart verbleibt die
polykristalline Siliziumschicht 10 auf dem Bereich der SOI-Schicht 3, ausge
nommen des Bereiches in der Umgebung des Randabschnitts. Unter Verwen
dung dieser polykristallinen Siliziumschicht 10 als Maske werden Borionen in
den Bereich in der Umgebung des Randabschnitts der SOI-Schicht 3 implan
tiert. Dementsprechend wird ein Kanalstopperbereich 4 in einer selbstausrich
tenden Art und Weise in dem Bereich in der Umgebung des Randabschnitts der
SOI-Schicht 3 ausgebildet. Da dieser Kanalstopperbereich 4 nach der Aus
bildung der Oxidschicht 20 ausgebildet wird, wird der in dem Kanalstopperbe
reich 4 enthaltene Dotierstoff kaum durch diese Oxidschicht 20 herausgezogen.
Dementsprechend ist es möglich, eine Reduzierung in der Dotierstoffkonzen
tration in dem Kanalstopperbereich 4 wirksam zu verhindern.
Dann werden die polykristalline Siliziumschicht 10 und die Oxidschicht 9 weg
geätzt. Als ein Ergebnis wird die Oberfläche der SOI-Schicht 3 selektiv freige
legt, wie in Fig. 31 gezeigt ist. Danach wird die Gateisolierschicht 7 auf der
Oberfläche der SOI-Schicht 3 ausgebildet, und die Gateelektrode 8 wird auf
dieser Gateisolierschicht 7 ausgebildet. Durch Ausführen des oben beschrie
benen Verfahrensablaufs wird die in Fig. 27 gezeigte Halbleitervorrichtung
ausgebildet.
Als nächstes wird unter Bezugnahme auf die Fig. 32 bis 40 eine Beschreibung
der Ausführungsform 6 entsprechend der vorliegenden Erfindung ebenso wie
einer Modifikation derselben gegeben. Fig. 32 ist eine Schnittansicht, die die
Halbleitervorrichtung entsprechend Ausführungsform 6 der vorliegenden Erfin
dung zeigt.
Unter Bezugnahme auf Fig. 32, die Neigung bzw. Krümmung einer Seitenwand
3a der SOI-Schicht 3 ist bei dieser Ausführungsform 6 steiler als bei der oben
beschriebenen Ausführungsform 5. Dementsprechend ist die Form der Oxid
schicht 20a leicht unterschiedlich von der Form der Oxidschicht 20. Andere
Abschnitte der Struktur sind im wesentlichen vergleichbar zu denjenigen der in
Fig. 27 gezeigten Struktur. Bei dieser Ausführungsform 6 kann eine partielle
Reduzierung in der Schichtdicke in der Umgebung des Randabschnitts der
SOI-Schicht 3, verglichen mit dem Fall der oben beschriebenen Ausführungsform 5,
unterdrückt werden, wie in Fig. 32 gezeigt ist. Dementsprechend kann die
Ausbildung eines parasitären MOS-Transistors mit niedriger Schwellspannung
Vth verglichen mit Ausführungsform 5 (noch) wirksamer unterdrückt werden.
Unter Bezugnahme auf Fig. 33 bis 38 wird als nächstes eine Beschreibung eines
Verfahrens zur Herstellung der Halbleitervorrichtung entsprechend Ausfüh
rungsform 6, die die oben beschriebene Struktur aufweist, gegeben. Die Fig. 33
bis 38 sind Schnittansichten, die den ersten bis sechsten Schritt bei dem Her
stellungsverfahrensablauf für die Halbleitervorrichtung aus Fig. 32 zeigen.
Unter Bezugnahme auf zuerst Fig. 33, ein Verfahrensablauf, der vergleichbar
zu dem Verfahrensablauf bei der oben beschriebenen Ausführungsform 1 ist,
wird ausgeführt, bis ein Nitridabstandshalter 12 ausgebildet ist. Dann wird,
unter Verwendung der Nitridschicht 11 und des Nitridabstandshalters 12 als
Maske, die SOI-Schicht 3 wirksam oxidiert. Derart wird selektiv eine Oxid
schicht 20a′ ausgebildet. Zu diesem Zeitpunkt ist der Betrag der Oxidation so
eingestellt, daß die Dicke der SOI-Schicht 3, die unter der Oxidschicht 20a′
verbleibt, zum Beispiel ungefähr die Hälfte der ursprünglichen Dicke der SOI-Schicht
3 ist. Genauer gesagt, wenn die anfängliche Dicke der SOI-Schicht 3
ungefähr 100 nm ist, ist der Betrag der Oxidation so eingestellt, daß die Dicke
der Oxidschicht 20a′ ungefähr 110 nm wäre. Als ein Ergebnis würde eine SOI-Schicht
3 mit einer Dicke von ungefähr 50 nm direkt unter der Oxidschicht 20a′
verbleiben.
Dann werden, nach der Entfernung dieser Oxidschicht 20a′ durch Naßätzen
oder ähnliches, die Nitridschicht 11 und der Nitridabstandshalter 12 erneut als
Maske zur selektiven Oxidierung der Oberfläche der SOI-Schicht 3 verwendet,
wie in Fig. 34 gezeigt ist. Derart wird eine dünne Oxidschicht 21, die eine
Dicke von ungefähr 10 bis ungefähr 30 nm aufweist, so ausgebildet, daß sie sich
zu einem Bereich unter dem Nitridabstandshalter 12 erstreckt. Danach wird
eine Nitridschicht 22, die eine Dicke von ungefähr 10 bis 20 nm aufweist, durch
CVD oder ähnliches auf der gesamten Oberfläche ausgebildet. Es sollte be
merkt werden, daß die Ausbildung dieser dünnen Oxidschicht 21 weggelassen
werden kann.
Dann wird die oben beschriebene Nitridschicht 22 einem anisotropen Ätzen
unterworfen. Als ein Ergebnis ist es möglich, einen Nitridabstandshalter
(Spacer) 22a nur in dem Bereich direkt unter dem Nitridabstandshalter 12 zu
belassen, wie in Fig. 35 gezeigt ist. Das ist so, da die Nitridschicht 22 nach der
Entfernung der Oxidschicht 20a′, die sich in einen Bereich unter dem
Nitridabstandshalter 12 erstreckend ausgebildet war, ausgebildet wird, so daß
die Nitridschicht 22 so ausgebildet werden kann, daß sie sich in einem Bereich
direkt unter dem Nitridabstandshalter 12 erstreckt.
Danach wird, unter Verwendung der Nitridschicht 11, des Nitridabstandshalters
12 und des Nitridabstandshalters 22a als Maske, die SOI-Schicht 3 erneut einer
Wärmebehandlung in einer oxidierenden Atmosphäre unterworfen. Dement
sprechend wird eine Oxidschicht 20a selektiv an der SOI-Schicht 3 derart aus
gebildet, daß sie die begrabene Oxidschicht 2 erreicht. Mit der Oxidschicht
20a, die derart als ein Ergebnis eines solchen Verfahrensablaufs mit zwei
Schritten ausgebildet ist, ist es möglich, den Vogelschnabel (Bird′s Beak)
verglichen mit der in Fig. 27 gezeigten Oxidschicht 20 zu reduzieren. Derart
kann die Steigung bzw. Krümmung der beiden Seitenwände 3a der SOI-Schicht
3 steiler gemacht werden.
Dann werden, unter Verwendung von heißer Phosphorsäure oder ähnlichem, die
Nitridschicht 11, der Nitridabstandshalter 12 und der Nitridabstandshalter 22a
entfernt. Dann wird, unte 13033 00070 552 001000280000000200012000285911292200040 0002019642539 00004 12914r Verwendung der polykristallinen Siliziumschicht 10
als Maske, eine Ionenimplantation von Bor in den Bereich in der Umgebung des
Randabschnittes der SOI-Schicht 3 aus einer im wesentlichen senkrechten
Richtung ausgeführt. Derart wird der Kanalstopperbereich 4, der einen p-Typ
Dotierstoff in hoher Konzentration enthält, in einer selbstausrichtenden Art
und Weise ausgebildet.
Danach werden die polykristalline Siliziumschicht 10 und die Oxidschicht 9
entfernt. Derart wird, wie in Fig. 38 gezeigt ist, die Oberfläche der
SOI-Schicht 3 selektiv freigelegt. Dann wird eine Gateisolierschicht 7 auf der
Oberfläche dieser freigelegten SOI-Schicht 3 ausgebildet, und eine Gateelek
trode 8 wird auf dieser Gateisolierschicht 7 ausgebildet. Durch Ausführen des
oben beschriebenen Verfahrensablaufs wird die in Fig. 32 gezeigte Halbleiter
vorrichtung ausgebildet.
Wie in Fig. 39 gezeigt ist, kann auch bei dieser Ausführungsform eine Kanal
dotierung ausgeführt werden, wobei die polykristalline Siliziumschicht 10, die
zur Ausbildung des Kanalstopperbereiches 4 verwendet wurde, immer noch
ausgebildet ist. Dieses Konzept ist ebenfalls auf die oben beschriebene Ausfüh
rungsform 5 anwendbar.
Als nächstes wird unter Bezugnahme auf Fig. 40 eine Modifikation der Ausfüh
rungsform 6 beschrieben. Fig. 40 ist eine Schnittansicht, die eine Halbleiter
vorrichtung entsprechend der Modifikation der Ausführungsform 6 zeigt.
Unter Bezugnahme auf Fig. 40, die in Fig. 37 gezeigte polykristalline Silizium
schicht wird nicht entfernt, und eine polykristalline Siliziumschicht 23 wird
zusätzlich auf dieser polykristallinen Siliziumschicht 10 ausgebildet. Durch
gleichzeitiges Mustern der polykristallinen Siliziumschicht 23 und der polykri
stallinen Siliziumschicht 10 wird die Gateelektrode 8 ausgebildet. Derart kann
der Schritt des Entfernens der polykristallinen Siliziumschicht 10 und der Oxid
schicht 9 weggelassen werden, so daß der Herstellungsverfahrensablauf ver
glichen mit dem Verfahrensablauf der oben beschriebenen Ausführungsform
vereinfacht werden kann.
Als nächstes wird unter Bezugnahme auf die Fig. 41 bis 46 die Ausführungs
form 7 entsprechend der vorliegenden Erfindung und eine Modifikation dersel
ben beschrieben. Fig. 41 ist eine Schnittansicht, die die Halbleitervorrichtung
entsprechend Ausführungsform 7 der vorliegenden Erfindung zeigt.
Unter Bezugnahme auf Fig. 41, ein Nitridabstandshalter 12 ist auf beiden Sei
tenwänden der SOI-Schicht 3 bei dieser Ausführungsform 7 ausgebildet. Zu
sätzlich erstreckt sich die Gateelektrode 8 von einem Bereich über der
SOI-Schicht 3 bis über den Nitridabstandshalter 12. Durch Vorsehen eines solchen
Nitridabstandshalters 12 kann die Gateelektrode 8 von dem seitlichen Bodenab
schnitt der SOI-Schicht 3 weggehalten werden. Außerdem würde durch das
Ausbilden des Nitridabstandshalters 12 ein eingeschnittener Abschnitt 24 unter
dem Nitridabstandshalter 12 enden, und er würde sich nicht derart erstrecken,
daß er den Bereich direkt unter der SOI-Schicht 3 erreicht. Basierend auf dem
Vorhergehenden ist es möglich, wirksam den Isolierungsdurchbruch der Gate
isolierschicht in der Umgebung des Randabschnitts der SOI-Schicht 3 zu
unterdrücken, was das Problem des herkömmlichen Beispiels gewesen ist.
Als nächstes wird unter Bezugnahme auf die Fig. 42 bis 45 ein Verfahren zur
Herstellung der in Fig. 41 gezeigten Halbleitervorrichtung beschrieben.
Die Fig. 42 bis 45 sind Schnittansichten, die den ersten bis vierten Schritt in
dem Herstellungsverfahrensablauf für die Halbleitervorrichtung entsprechend
Ausführungsform 7 aus Fig. 41 zeigen.
Unter Bezugnahme auf Fig. 42, ein Verfahrensablauf, der vergleichbar zu
demjenigen bei der oben beschriebenen Ausführungsform 1 ist, wird ausgeführt,
bis die Nitridschicht 11 ausgebildet ist. Bei dieser Ausführungsform 7 ist zu
bevorzugen, daß die Dicke der Oxidschicht 9 ungefähr 10 bis ungefähr 30 nm,
die Dicke der polykristallinen Siliziumschicht 10 ungefähr 50 bis ungefähr
100 nm und die Dicke der Nitridschicht 11 ungefähr 200 bis ungefähr 250 nm
ist. Dann wird ein Photoresist (nicht gezeigt), der zum Erhalten einer Form
eines Elementausbildungsbereiches gemustert wird, auf der Nitridschicht 11
ausgebildet. Dieser Photoresist wird als eine Maske zum Mustern der Nitrid
schicht 11 verwendet. Unter Verwendung dieser Nitridschicht 11 als Maske
wird eine Ionenimplantation von Bor in die SOI-Schicht 3 ausgeführt. Dement
sprechend wird ein Dotierstoffimplantierungsbereich 4a selektiv in der
SOI-Schicht 3 ausgebildet.
Dann wird eine Nitridschicht auf der gesamten Oberfläche abgeschieden und
einem anisotropen Ätzen unterworfen. Derart wird ein Nitridabstandshalter 12b
auf der Seitenwand der Nitridschicht 11 ausgebildet. Unter Verwendung dieses
Nitridabstandshalters 12b und der Nitridschicht 11 als Maske werden die
polykristalline Siliziumschicht 10, die Oxidschicht 9 und die SOI-Schicht 3
aufeinanderfolgend gemustert. Dementsprechend wird ein Kanalstopperbereich
4 in der Umgebung des Randabschnitts der SOI-Schicht 3 ausgebildet, wie in
Fig. 43 gezeigt ist. Die Nitridschicht zur Ausbildung des Nitridabstandshalters
12b würde akzeptierbar sein, falls sie eine Dicke in dem Bereich von ungefähr
30 bis ungefähr 100 nm aufweist.
Dann werden die Nitridschicht 11 und der Nitridabstandshalter 12b durch heiße
Phosphorsäure oder ähnliches entfernt. Danach wird eine Isolierschicht (nicht
gezeigt) wie Oxid oder Nitrid auf der gesamten Oberfläche ab geschieden und
diese Isolierschicht wird einem anisotropen Ätzen unterworfen. Als ein Ergeb
nis wird z. B. ein Nitridabstandshalter 12 auf der Seitenwand der SOI-Schicht 3
ausgebildet, wie in Fig. 44 gezeigt ist. Hier ist es so, daß, da die poly
kristalline Siliziumschicht 10 auf der SOI-Schicht 3 ausgebildet ist, kein Ätz
schaden an der Oberfläche der SOI-Schicht durch das anisotrope Ätzen zur
Ausbildung des Nitridabstandshalters 12 verursacht wird.
Die polykristalline Siliziumschicht 10 wird dann z. B. durch isotropes Ätzen,
das durch Naßätzen zur Entfernung der Oxidschicht 9 gefolgt wird, entfernt.
Derart wird die Oberfläche der SOI-Schicht 3 freigelegt. Zu diesem Zeitpunkt
wird die Oberfläche der begrabenen Oxidschicht 2 ebenfalls in einem gewissen
Ausmaß dem Ätzen unterworfen, wodurch ein eingeschnittener Abschnitt 24
mit einer Tiefe D ausgebildet wird. Da jedoch dieser eingeschnittene Abschnitt
24 in dem Bereich unter dem Nitridabstandshalter 12 endet, wird der seitliche
Bodenabschnitt der SOI-Schicht 3 nicht freigelegt. Dementsprechend ist es
möglich, den Isolierungsdurchbruch der Gateisolierschicht in dem Rand ab
schnitt der SOI-Schicht 3 zu unterdrücken.
Danach wird eine Gateisolierschicht 7 auf der Oberfläche der SOI-Schicht 3
ausgebildet, und eine Gateelektrode 8 wird auf dieser Gateisolierschicht 7 aus
gebildet. Durch den oben beschriebenen Verfahrensablauf wird die in Fig. 41
gezeigte Halbleitervorrichtung ausgebildet.
Mit dem eingeschnittenen Abschnitt 24, der wie in Fig. 45 gezeigt ausgebildet
ist, kann es das Problem geben, daß die Substanz bzw. das Material zur Aus
bildung der Gateelektrode 8 in diesem eingeschnittenen Abschnitt 24 nach dem
Mustern der Gateelektrode 8 verbleibt. Dementsprechend ist es zu bevorzugen,
daß ein zusätzlicher Verfahrensablauf des isotropen Ätzens auf die Ausbildung
der Gateelektrode 8 hin erfolgt.
Als nächstes wird unter Bezugnahme auf die Fig. 46 eine Modifikation der
Ausführungsform 7 beschrieben. Fig. 46 ist eine teilweise Schnittansicht, die
eine Herstellungsverfahrensablaufeigenschaft bei dieser Modifikation zeigt.
Bei der obigen Ausführungsform 7 wurde der Nitridabstandshalter 12 auf der
Seitenwand der SOI-Schicht 3 ausgebildet. Während dessen wird bei dieser
Modifikation ein CVD-Oxidabstandshalter 25 auf der Seitenwand der
SOI-Schicht 3 ausgebildet. Noch bevorzugter ist dieser CVD-Oxidabstandshalter 25
aus einem CVD-Oxid unter Verwendung von TEOS (Tetraethylorthosilicat)
ausgebildet. Es ist allgemein bekannt, daß ein CVD-Oxid eine Ätzrate aufweist,
die größer als diejenige von thermischen Oxid ist. Selbst wenn ein eingeschnit
tener Abschnitt 24a, der eine Tiefe D aufweist, an der begrabenen Oxidschicht
2 nach dem Ätzen der polykristallinen Siliziumschicht 10 oder Oxidschicht 9
ausgebildet ist, wird dieser eingeschnittene Abschnitt 24a wirksam daran ge
hindert, sich unter den CVD-Oxidabstandshalter 25 zu erstrecken, da die be
grabene Oxidschicht 2 eine derjenigen des thermischen Oxids vergleichbare
Natur aufweist, d. h. vergleichbare Eigenschaften aufweist. Derart kann das
Mustern der Gateelektrode 8 verglichen mit dem Fall der oben beschriebenen
Ausführungsform 7 leichter ausgeführt werden.
Die oben beschriebene Oxidschicht 9 kann ebenfalls durch CVD-Oxid ausgebil
det sein. Auf diese Art und Weise kann die Tiefe D der eingeschnittenen Ab
schnitte 24, 24a klein gemacht bzw. gehalten werden.
Bei jeder der oben beschriebenen Ausführungsformen kann ein repräsentatives
Beispiel der Nitridschicht aus Siliziumnitrid ausgebildet sein, während ein
repräsentatives Beispiel der Oxidschicht aus Siliziumoxid ausgebildet sein
kann. Wenn eine polykristalline Siliziumschicht als Gateelektrode 8 verwendet
wird, ist es zu bevorzugen, daß p-Typ oder n-Typ Dotierstoff entsprechend in
die polykristalline Siliziumschicht dotiert bzw. eingebracht wird. Außerdem,
wenn ein "Dual-Gate" (Doppel-Gatter) ausgebildet wird, kann ein Photoresist
für den nMOS-Transistor und den pMOS-Transistor verwendet werden, so daß
die aus polykristallinem Silizium ausgebildete Gateelektrode mit n-Typ
Dotierstoff oder p-Typ Dotierstoff dotiert ist.
Wie oben beschrieben worden ist, ist es entsprechend der Halbleitervorrichtung
der vorliegenden Erfindung möglich, die Gateelektrode von dem Randabschnitt
der Halbleiterschicht durch eine trennende Isolierschicht entfernt zu halten.
Dementsprechend kann eine Reduzierung der Schwellspannung Vth eines
parasitären MOS-Transistors an dem Randabschnitt der Halbleiterschicht wirk
sam unterdrückt werden. Zusätzlich kann, da die trennende Isolierschicht
außerdem eine Funktion zum Schutz des Randabschnitts der Halbleiterschicht
aufweist, ein Isolierungsdurchbruch der Gateelektrode an dem Randabschnitt
der Halbleiterschicht noch wirksamer als bei dem herkömmlichen Beispiel
unterdrückt werden.
Entsprechend des Verfahrens zur Herstellung der Halbleitervorrichtung der
vorliegenden Erfindung kann der Kanalstopperbereich nach dem Ausführen
einer Oxidation des Abschnittes, der den Bereich, in dem der Kanalstopperbe
reich ausgebildet wird, benachbart ist, ausgebildet werden. Dementsprechend
ist es möglich, wirksam das Ziehen des Dotierstoffs aus dem Kanalstopperbe
reich zu unterdrücken. Als ein Ergebnis kann eine Reduzierung der Dotier
stoffkonzentration innerhalb des Kanalstopperbereiches wirksam unterdrückt
werden, und eine Reduzierung der Schwellspannung Vth des parasitären
MOS-Transistors an dem Randabschnitt der Halbleiterschicht kann wirksam unter
drückt werden. Dementsprechend kann eine hochgradig zuverlässige Halblei
tervorrichtung erhalten werden.
Obwohl die vorliegende Erfindung im Detail beschrieben und illustriert worden
ist, ist es klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und
als Beispiel geschehen ist, und das dieses nicht als Begrenzung genommen wer
den kann.
Claims (19)
1. Halbleitervorrichtung mit einer SOI-Struktur, die aufweist:
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
eine Halbleiterschicht (3) vom Mesa-Typ, die auf der Hauptoberfläche des Halbleitersubstrates (1) mit einer begrabenen Isolierungsschicht (2) dazwischen ausgebildet ist, in der Source/Drain-Bereiche ausgebildet sind,
einen Kanalstopperbereich (4), der in der Umgebung des Randabschnitts der Halbleiterschicht (3) ausgebildet ist,
eine trennende Isolierschicht (5, 6a, 6b, 14, 14a, 14b, 20, 20a), die auf dem Kanalstopperbereich (4) ebenso wie auf dem Randabschnitt der Halbleiter schicht (3) ausgebildet ist, die eine obere Oberfläche auf dem Kanalstopperbe reich (4) aufweist, die so gekrümmt ist, daß sie sich von der oberen Oberfläche der Halbleiterschicht (3) nach oben weg entfernt, so wie sie sich in Richtung des Randabschnittes der Halbleiterschicht (3) erstreckt, und
eine Gateelektrode (8), die sich über der Halbleiterschicht (3) zu der trennenden Isolierschicht erstreckt.
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
eine Halbleiterschicht (3) vom Mesa-Typ, die auf der Hauptoberfläche des Halbleitersubstrates (1) mit einer begrabenen Isolierungsschicht (2) dazwischen ausgebildet ist, in der Source/Drain-Bereiche ausgebildet sind,
einen Kanalstopperbereich (4), der in der Umgebung des Randabschnitts der Halbleiterschicht (3) ausgebildet ist,
eine trennende Isolierschicht (5, 6a, 6b, 14, 14a, 14b, 20, 20a), die auf dem Kanalstopperbereich (4) ebenso wie auf dem Randabschnitt der Halbleiter schicht (3) ausgebildet ist, die eine obere Oberfläche auf dem Kanalstopperbe reich (4) aufweist, die so gekrümmt ist, daß sie sich von der oberen Oberfläche der Halbleiterschicht (3) nach oben weg entfernt, so wie sie sich in Richtung des Randabschnittes der Halbleiterschicht (3) erstreckt, und
eine Gateelektrode (8), die sich über der Halbleiterschicht (3) zu der trennenden Isolierschicht erstreckt.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß der seitliche Endabschnitt der trennenden Isolierschicht, der auf der Halb
leiterschicht angeordnet ist, näher zu der Seite des Randabschnittes der Halb
leiterschicht als zu dem inneren Endabschnitt des Kanalstopperbereichs, der in
der Halbleiterschicht angeordnet ist, angeordnet ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die trennende Isolierschicht
eine vorstehende Isolierschicht (6a), die auf dem Kanalstopperbereich (4) aus gebildet ist, und
eine Seitenwand-Isolierschicht (5, 6b), die unter der vorstehenden Isolier schicht (6a) zum Bedecken des Randabschnitts der Halbleiterschicht (3) aus gebildet ist,
vorne weiter aufweist.
eine vorstehende Isolierschicht (6a), die auf dem Kanalstopperbereich (4) aus gebildet ist, und
eine Seitenwand-Isolierschicht (5, 6b), die unter der vorstehenden Isolier schicht (6a) zum Bedecken des Randabschnitts der Halbleiterschicht (3) aus gebildet ist,
vorne weiter aufweist.
4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die trennende Isolierschicht sich von einem Bereich über dem Kanal
stopperbereich (4) zu der begrabenen Isolierschicht (2) nahe der Halbleiter
schicht (3) erstreckt und eine gerade obere Oberfläche (14b) benachbart zu der
gekrümmten oberen Oberfläche (14a) über der begrabenen Isolierschicht (2)
aufweist,
daß eine erste leitende Schicht (8, 10, 10a) auf der Halbleiterschicht (3) mit einer Gateisolierschicht (7) dazwischen ausgebildet ist,
daß eine zweite leitende Schicht (8, 10c) auf der ersten leitenden Schicht derart ausgebildet ist, daß sie sich über die trennende Isolierschicht erstreckt,
daß die Gateelektrode (8, 10, 10a, 10c) durch die erste und die zweite leitende Schicht (10a, 10c) gebildet wird, und
daß die gerade obere Oberfläche (14b) von einer oberen Oberfläche der Halb leiterschicht (3) aus in einem Niveau angeordnet ist, das höher als eine obere Oberfläche der ersten leitenden Schicht (10a), ist.
daß eine erste leitende Schicht (8, 10, 10a) auf der Halbleiterschicht (3) mit einer Gateisolierschicht (7) dazwischen ausgebildet ist,
daß eine zweite leitende Schicht (8, 10c) auf der ersten leitenden Schicht derart ausgebildet ist, daß sie sich über die trennende Isolierschicht erstreckt,
daß die Gateelektrode (8, 10, 10a, 10c) durch die erste und die zweite leitende Schicht (10a, 10c) gebildet wird, und
daß die gerade obere Oberfläche (14b) von einer oberen Oberfläche der Halb leiterschicht (3) aus in einem Niveau angeordnet ist, das höher als eine obere Oberfläche der ersten leitenden Schicht (10a), ist.
5. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte
aufweist:
Vorbereiten eines SOI-Substrates, in dem eine Halbleiterschicht (3) auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer begrabenen Isolier schicht (2) dazwischen ausgebildet ist,
Ausbilden einer Isolierschicht auf der Halbleiterschicht und selektives Ausbil den einer ersten Maskenschicht (10) auf der Isolierschicht,
selektives Ausbilden einer zweiten Maskenschicht (11, 12) aus einem Material, das unterschiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der Isolierschicht zum Bedecken einer Seitenwand und einer oberen Oberfläche der ersten Maskenschicht (10),
Mustern der Isolierschicht und der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Oxidieren einer Seitenwand der gemusterten Halbleiterschicht (3) unter Ver wendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden eines Kanalstopperbereichs (4) nach der Entfernung der zweiten Maskenschicht (11, 12), indem unter Verwendung der ersten Maskenschicht (10) als Maske Dotierstoff in die Umgebung (4) des Randabschnitts der Halb leiterschicht (3), die durch die zweite Maskenschicht bedeckt war, implantiert wird,
Ausbilden einer Gateelektrode (8) über der Halbleiterschicht (3), und
Ausbilden von Source/Drain-Bereichen in der Halbleiterschicht.
Vorbereiten eines SOI-Substrates, in dem eine Halbleiterschicht (3) auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer begrabenen Isolier schicht (2) dazwischen ausgebildet ist,
Ausbilden einer Isolierschicht auf der Halbleiterschicht und selektives Ausbil den einer ersten Maskenschicht (10) auf der Isolierschicht,
selektives Ausbilden einer zweiten Maskenschicht (11, 12) aus einem Material, das unterschiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der Isolierschicht zum Bedecken einer Seitenwand und einer oberen Oberfläche der ersten Maskenschicht (10),
Mustern der Isolierschicht und der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Oxidieren einer Seitenwand der gemusterten Halbleiterschicht (3) unter Ver wendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden eines Kanalstopperbereichs (4) nach der Entfernung der zweiten Maskenschicht (11, 12), indem unter Verwendung der ersten Maskenschicht (10) als Maske Dotierstoff in die Umgebung (4) des Randabschnitts der Halb leiterschicht (3), die durch die zweite Maskenschicht bedeckt war, implantiert wird,
Ausbilden einer Gateelektrode (8) über der Halbleiterschicht (3), und
Ausbilden von Source/Drain-Bereichen in der Halbleiterschicht.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet,
daß der Schritt des Ausbildens des Kanalstopperbereichs (4) den Schritt des
Ausführens einer Kanaldotierung mittels Implantieren von Dotierstoff in die
Halbleiterschicht (3) mit der Energie, die die erste Maskierungsschicht (10)
zum Erreichen der Halbleiterschicht (3) durchdringt, aufweist.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet,
daß die erste Maskenschicht (10) aus polykristallinem Silizium und die zweite
Maskenschicht (11, 12) aus Nitrid ausgebildet ist, und
daß der Schritt des Ausbildens der Gateelektrode (8) die Schritte des Ausbil dens einer Seitenwandisolierschicht auf der Seitenwand der ersten Masken schicht (10) und der Seitenwand der Halbleiterschicht, des selektiven Frei legens der Oberfläche der Halbleiterschicht (3) durch Wegätzen der ersten Maskenschicht (10) und der Isolierschicht (9) und des Ausbildens der Gateelektrode (8) auf der Oberfläche der freigelegten Halbleiterschicht (3) mit der dazwischen angeordneten Gateisolierschicht (7) aufweist.
daß der Schritt des Ausbildens der Gateelektrode (8) die Schritte des Ausbil dens einer Seitenwandisolierschicht auf der Seitenwand der ersten Masken schicht (10) und der Seitenwand der Halbleiterschicht, des selektiven Frei legens der Oberfläche der Halbleiterschicht (3) durch Wegätzen der ersten Maskenschicht (10) und der Isolierschicht (9) und des Ausbildens der Gateelektrode (8) auf der Oberfläche der freigelegten Halbleiterschicht (3) mit der dazwischen angeordneten Gateisolierschicht (7) aufweist.
8. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der Gateelektrode die Schritte des Ausbildens
einer trennenden Isolierschicht auf der begrabenen Isolierschicht zum Bedecken
der ersten Maskenschicht und des Kanalstopperbereiches und des Entfernens
eines Abschnitts der trennenden Isolierschicht zum Freilegen der oberen Ober
fläche der ersten Maskenschicht aufweist.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der Gateelektrode weiter die Schritte des
selektiven Freilegens der Oberfläche der Halbleiterschicht durch Entfernen der
freigelegten ersten Maskenschicht (10) und der Isolierschicht (9) und des
Ausbildens der Gateelektrode auf der Oberfläche der freigelegten Halbleiter
schicht (3) mit der dazwischen angeordneten Gateisolierschicht (7) aufweist.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Maskenschicht (10) aus polykristallinem Silizium ausgebildet ist, und
daß der Schritt des Ausbildens der Gateelektrode weiter die Schritte aufweist:
Ausbilden einer polykristallinen Siliziumschicht (8) auf der ersten Masken schicht (10) derart, daß sie sich auf die trennende Isolierschicht erstreckt, und
Ausbilden der Gateelektrode (8, 10) durch Mustern der polykristallinen Sili ziumschicht (8) und der ersten Maskenschicht (10).
daß die erste Maskenschicht (10) aus polykristallinem Silizium ausgebildet ist, und
daß der Schritt des Ausbildens der Gateelektrode weiter die Schritte aufweist:
Ausbilden einer polykristallinen Siliziumschicht (8) auf der ersten Masken schicht (10) derart, daß sie sich auf die trennende Isolierschicht erstreckt, und
Ausbilden der Gateelektrode (8, 10) durch Mustern der polykristallinen Sili ziumschicht (8) und der ersten Maskenschicht (10).
11. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Maskenschicht eine erste und eine zweite polykristalline Silizium
schicht (10a, 10b) und die Isolierschicht eine erste und eine zweite Isolier
schicht (9a, 9b) aufweist,
daß der Schritt des Ausbildens der ersten Maskenschicht die Schritte des Ausbildens der ersten polykristallinen Siliziumschicht (10a) auf der Halbleiter schicht (3) mit der dazwischen angeordneten ersten Isolierschicht (9a) und des Ausbildens der zweiten polykristallinen Siliziumschicht (10b) auf der ersten polykristallinen Siliziumschicht (10a) mit der dazwischen angeordneten Isolier schicht (9b) aufweist,
daß die zweite Maskenschicht (11, 12) zum Bedecken der ersten und der zweiten polykristallinen Siliziumschicht ausgebildet wird, und
daß der Schritt des Ausbildens der Gateelektrode die Schritte des Freilegens der Oberfläche der zweiten polykristallinen Siliziumschicht (10b) durch einen Verfahrensablauf des Entfernens eines Abschnitts der trennenden Isolier schicht, des Entfernens der zweiten polykristallinen Siliziumschicht (10b) und der zweiten Isolierschicht (9b), des Ausbildens einer dritten polykristallinen Siliziumschicht (10c) auf der ersten polykristallinen Siliziumschicht (10a) derart, daß sie sich auf der trennenden Isolierschicht (14) erstreckt, und des Ausbildens der Gateelektrode (8, 10a, 10c) durch Mustern der dritten und der ersten polykristallinen Siliziumschicht (10c, 10a) aufweist.
daß der Schritt des Ausbildens der ersten Maskenschicht die Schritte des Ausbildens der ersten polykristallinen Siliziumschicht (10a) auf der Halbleiter schicht (3) mit der dazwischen angeordneten ersten Isolierschicht (9a) und des Ausbildens der zweiten polykristallinen Siliziumschicht (10b) auf der ersten polykristallinen Siliziumschicht (10a) mit der dazwischen angeordneten Isolier schicht (9b) aufweist,
daß die zweite Maskenschicht (11, 12) zum Bedecken der ersten und der zweiten polykristallinen Siliziumschicht ausgebildet wird, und
daß der Schritt des Ausbildens der Gateelektrode die Schritte des Freilegens der Oberfläche der zweiten polykristallinen Siliziumschicht (10b) durch einen Verfahrensablauf des Entfernens eines Abschnitts der trennenden Isolier schicht, des Entfernens der zweiten polykristallinen Siliziumschicht (10b) und der zweiten Isolierschicht (9b), des Ausbildens einer dritten polykristallinen Siliziumschicht (10c) auf der ersten polykristallinen Siliziumschicht (10a) derart, daß sie sich auf der trennenden Isolierschicht (14) erstreckt, und des Ausbildens der Gateelektrode (8, 10a, 10c) durch Mustern der dritten und der ersten polykristallinen Siliziumschicht (10c, 10a) aufweist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der ersten Maskenschicht die Schritte des
Ausbildens einer Nitridschicht (11) auf der zweiten polykristallinen Silizium
schicht (10b) und des Ausbildens einer ersten und einer zweiten Seitenwan
doxidschicht (18, 19) durch Oxidieren der Seitenwände der ersten und der
zweiten polykristallinen Siliziumschicht (10a, 10b) unter Verwendung der
Nitridschicht (11) als Maske aufweist, und
daß der Schritt des Ausbildens der zweiten Maskenschicht die Schritte des Ausbildens der zweiten Maskenschicht (12a) zum Bedecken der ersten und der zweiten Seitenwandoxidschicht (18, 19) aufweist.
daß der Schritt des Ausbildens der zweiten Maskenschicht die Schritte des Ausbildens der zweiten Maskenschicht (12a) zum Bedecken der ersten und der zweiten Seitenwandoxidschicht (18, 19) aufweist.
13. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte
aufweist:
Ausbilden einer Isolierschicht (9) auf einer Hauptoberfläche eines Halbleiter substrates (1) und selektives Ausbilden einer ersten Maskenschicht (10) auf der Isolierschicht (9),
selektives Ausbilden einer zweiten Maskenschicht (11, 12) aus einem Material, daß unterschiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der Isolierschicht (9) zum Bedecken einer oberen Oberfläche und einer Seitenwand der ersten Maskenschicht (10),
Ausbilden eines Grabens (15) zur Elementtrennung durch Ätzen der Isolier schicht (9) und der Hauptoberfläche des Halbleitersubstrates (1) unter Ver wendung der zweiten Maskenschicht (11, 12) als Maske,
Oxidieren der inneren Oberfläche des Grabens (15) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden eines Kanalstopperbereichs (4) nach dem Entfernen der zweiten Maskenschicht (11, 12) durch Implantieren von Dotierstoff in die innere Ober fläche des Grabens (15) und in die Hauptoberfläche des Halbleitersubstrates (1), welche zuvor durch die zweite Maskenschicht (11, 12) bedeckt war, unter Verwendung der ersten Maskenschicht (10) als Maske,
Ausbilden einer trennenden Isolierschicht (14) auf der Hauptoberfläche des Halbleitersubstrates (1) zum Bedecken der ersten Maskenschicht (10) und des Grabens (15),
Entfernen eines Abschnitts der trennenden Isolierschicht (14) zum Freilegen der oberen Oberfläche der ersten Maskenschicht (10),
Ausbilden einer Gateelektrode (8, 10) über dem Halbleitersubstrat (1), und
Ausbilden von Source/Drain-Bereichen in der Hauptoberfläche des Halbleiter substrates (1) derart, daß die Gateelektrode (8, 10) nach Sandwichart da zwischen angeordnet ist.
Ausbilden einer Isolierschicht (9) auf einer Hauptoberfläche eines Halbleiter substrates (1) und selektives Ausbilden einer ersten Maskenschicht (10) auf der Isolierschicht (9),
selektives Ausbilden einer zweiten Maskenschicht (11, 12) aus einem Material, daß unterschiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der Isolierschicht (9) zum Bedecken einer oberen Oberfläche und einer Seitenwand der ersten Maskenschicht (10),
Ausbilden eines Grabens (15) zur Elementtrennung durch Ätzen der Isolier schicht (9) und der Hauptoberfläche des Halbleitersubstrates (1) unter Ver wendung der zweiten Maskenschicht (11, 12) als Maske,
Oxidieren der inneren Oberfläche des Grabens (15) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden eines Kanalstopperbereichs (4) nach dem Entfernen der zweiten Maskenschicht (11, 12) durch Implantieren von Dotierstoff in die innere Ober fläche des Grabens (15) und in die Hauptoberfläche des Halbleitersubstrates (1), welche zuvor durch die zweite Maskenschicht (11, 12) bedeckt war, unter Verwendung der ersten Maskenschicht (10) als Maske,
Ausbilden einer trennenden Isolierschicht (14) auf der Hauptoberfläche des Halbleitersubstrates (1) zum Bedecken der ersten Maskenschicht (10) und des Grabens (15),
Entfernen eines Abschnitts der trennenden Isolierschicht (14) zum Freilegen der oberen Oberfläche der ersten Maskenschicht (10),
Ausbilden einer Gateelektrode (8, 10) über dem Halbleitersubstrat (1), und
Ausbilden von Source/Drain-Bereichen in der Hauptoberfläche des Halbleiter substrates (1) derart, daß die Gateelektrode (8, 10) nach Sandwichart da zwischen angeordnet ist.
14. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte
aufweist:
Vorbereiten eines SOI-Substrats (1), bei dem eine Halbleiterschicht (3) auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer dazwischen an geordneten begrabenen Isolierschicht (2) ausgebildet ist,
Ausbilden einer Isolierschicht (9) auf der Halbleiterschicht (3) und selektives Ausbilden einer ersten Maskenschicht (10) auf der Isolierschicht (9),
selektives Ausbilden einer zweiten Maskenschicht (11, 12) aus einem Material, das unterschiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der Isolierschicht (9) zum Bedecken einer oberen Oberfläche und einer Seitenwand der ersten Maskenschicht,
Ausbilden einer trennenden Oxidschicht (20) durch selektives Oxidieren der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden eines Kanalstopperbereiches (4) nach dem Entfernen der zweiten Maskenschicht (11, 12) durch Implantieren von Dotierstoff in den Bereich in der Umgebung des Randabschnitts der Halbleiterschicht, der zuvor durch die zweite Maskenschicht bedeckt war, unter Verwendung der ersten Masken schicht (10) als Maske,
Ausbilden einer Gateelektrode (8, 10, 23) über der Halbleiterschicht, und
Ausbilden von Source/Drain-Bereichen in der Halbleiterschicht (3) derart, daß die Gateelektrode nach Sandwichart dazwischen angeordnet ist.
Vorbereiten eines SOI-Substrats (1), bei dem eine Halbleiterschicht (3) auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer dazwischen an geordneten begrabenen Isolierschicht (2) ausgebildet ist,
Ausbilden einer Isolierschicht (9) auf der Halbleiterschicht (3) und selektives Ausbilden einer ersten Maskenschicht (10) auf der Isolierschicht (9),
selektives Ausbilden einer zweiten Maskenschicht (11, 12) aus einem Material, das unterschiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der Isolierschicht (9) zum Bedecken einer oberen Oberfläche und einer Seitenwand der ersten Maskenschicht,
Ausbilden einer trennenden Oxidschicht (20) durch selektives Oxidieren der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden eines Kanalstopperbereiches (4) nach dem Entfernen der zweiten Maskenschicht (11, 12) durch Implantieren von Dotierstoff in den Bereich in der Umgebung des Randabschnitts der Halbleiterschicht, der zuvor durch die zweite Maskenschicht bedeckt war, unter Verwendung der ersten Masken schicht (10) als Maske,
Ausbilden einer Gateelektrode (8, 10, 23) über der Halbleiterschicht, und
Ausbilden von Source/Drain-Bereichen in der Halbleiterschicht (3) derart, daß die Gateelektrode nach Sandwichart dazwischen angeordnet ist.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der trennenden Oxidschicht die Schritte auf
weist:
Ausbilden einer Oxidschicht (20a′), die eine Bodenoberfläche in der Halbleiter schicht aufweist, durch selektives Oxidieren der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden einer Nitridschicht (22), nach dem Entfernen der Oxidschicht (20a′) zum Bedecken der Halbleiterschicht (3) und der zweiten Maskenschicht (11, 12),
Belassen der Nitridschicht (22) unter der zweiten Maskenschicht (12) durch Ausführen eines anisotropen Ätzens der Nitridschicht (22), und
Ausbilden der trennenden Oxidschicht (20a) durch selektives Oxidieren der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) und der Nitridschicht (22) als Maske.
Ausbilden einer Oxidschicht (20a′), die eine Bodenoberfläche in der Halbleiter schicht aufweist, durch selektives Oxidieren der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) als Maske,
Ausbilden einer Nitridschicht (22), nach dem Entfernen der Oxidschicht (20a′) zum Bedecken der Halbleiterschicht (3) und der zweiten Maskenschicht (11, 12),
Belassen der Nitridschicht (22) unter der zweiten Maskenschicht (12) durch Ausführen eines anisotropen Ätzens der Nitridschicht (22), und
Ausbilden der trennenden Oxidschicht (20a) durch selektives Oxidieren der Halbleiterschicht (3) unter Verwendung der zweiten Maskenschicht (11, 12) und der Nitridschicht (22) als Maske.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet,
daß die erste Maskenschicht (10) aus polykristallinem Silizium ausgebildet ist, und
daß der Schritt des Ausbildens der Gateelektrode die Schritte aufweist: Ausbilden einer polykristallinen Siliziumschicht auf der ersten Maskenschicht und der trennenden Oxidschicht, und
Ausbilden der Gateelektrode durch Mustern der polykristallinen Siliziumschicht und der ersten Maskenschicht.
daß die erste Maskenschicht (10) aus polykristallinem Silizium ausgebildet ist, und
daß der Schritt des Ausbildens der Gateelektrode die Schritte aufweist: Ausbilden einer polykristallinen Siliziumschicht auf der ersten Maskenschicht und der trennenden Oxidschicht, und
Ausbilden der Gateelektrode durch Mustern der polykristallinen Siliziumschicht und der ersten Maskenschicht.
17. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte
aufweist:
Vorbereiten eines SOI-Substrates, bei dem eine Halbleiterschicht (3) auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer dazwischen angeord neten Isolierschicht (2) ausgebildet ist,
Ausbilden einer ersten Maskenschicht (10) auf der Halbleiterschicht (3) mit einer dazwischen angeordneten Isolierschicht (9),
Ausbilden einer zweiten Maskenschicht (11) aus einem Material, das unter schiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der ersten Maskenschicht (10),
Implantieren von Dotierstoff zur Ausbildung eines Kanalstopperbereichs (4) in die Halbleiterschicht (3) nach dem Mustern der zweiten Maskenschicht (11) unter Verwendung der zweiten Maskenschicht (11) als Maske,
Ausbilden einer dritten Maskenschicht (12b) aus demselben Material wie dem jenigen der zweiten Maskenschicht auf der Seitenwand der zweiten Masken schicht (11),
aufeinanderfolgendes Mustern der ersten Maskenschicht (10), der Isolierschicht (9) und der Halbleiterschicht (3) unter Verwendung der zweiten und der dritten Maskenschicht (11, 12b) als Maske,
Ausbilden einer Seitenwandisolierschicht (11, 15) auf der Seitenwand der Halbleiterschicht (3) nach dem Entfernen der zweiten und der dritten Masken schicht (11, 12b),
Vorbereiten eines SOI-Substrates, bei dem eine Halbleiterschicht (3) auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer dazwischen angeord neten Isolierschicht (2) ausgebildet ist,
Ausbilden einer ersten Maskenschicht (10) auf der Halbleiterschicht (3) mit einer dazwischen angeordneten Isolierschicht (9),
Ausbilden einer zweiten Maskenschicht (11) aus einem Material, das unter schiedlich von demjenigen der ersten Maskenschicht (10) ist, auf der ersten Maskenschicht (10),
Implantieren von Dotierstoff zur Ausbildung eines Kanalstopperbereichs (4) in die Halbleiterschicht (3) nach dem Mustern der zweiten Maskenschicht (11) unter Verwendung der zweiten Maskenschicht (11) als Maske,
Ausbilden einer dritten Maskenschicht (12b) aus demselben Material wie dem jenigen der zweiten Maskenschicht auf der Seitenwand der zweiten Masken schicht (11),
aufeinanderfolgendes Mustern der ersten Maskenschicht (10), der Isolierschicht (9) und der Halbleiterschicht (3) unter Verwendung der zweiten und der dritten Maskenschicht (11, 12b) als Maske,
Ausbilden einer Seitenwandisolierschicht (11, 15) auf der Seitenwand der Halbleiterschicht (3) nach dem Entfernen der zweiten und der dritten Masken schicht (11, 12b),
Freilegen der Oberfläche der Halbleiterschicht (3) durch Wegätzen der ersten
Maskenschicht (10) und der Isolierschicht (9),
Ausbilden einer Gateelektrode (8) auf der Oberfläche der Halbleiterschicht (3) mit einer dazwischen angeordneten Gateisolierschicht (7), und
Ausbilden von Source/Drain-Bereichen in der Halbleiterschicht derart, daß die Gateelektrode nach Sandwichart dazwischen angeordnet ist.
Ausbilden einer Gateelektrode (8) auf der Oberfläche der Halbleiterschicht (3) mit einer dazwischen angeordneten Gateisolierschicht (7), und
Ausbilden von Source/Drain-Bereichen in der Halbleiterschicht derart, daß die Gateelektrode nach Sandwichart dazwischen angeordnet ist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet,
daß die begrabene Isolierschicht (2) eine Oxidschicht ist, die durch thermische Oxidation ausgebildet ist,
daß die Seitenwandisolierschicht (25) eine CVD-Oxidschicht unter Verwen dung von TEOS ist, und
daß die Isolierschicht (9) eine CVD-Oxidschicht ist.
daß die begrabene Isolierschicht (2) eine Oxidschicht ist, die durch thermische Oxidation ausgebildet ist,
daß die Seitenwandisolierschicht (25) eine CVD-Oxidschicht unter Verwen dung von TEOS ist, und
daß die Isolierschicht (9) eine CVD-Oxidschicht ist.
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JP4027447B2 (ja) * | 1996-04-24 | 2007-12-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
KR100349366B1 (ko) * | 1999-06-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 에스오아이 소자 및 그의 제조방법 |
JP2002026311A (ja) * | 2000-07-04 | 2002-01-25 | Miyazaki Oki Electric Co Ltd | Soi型mos素子およびその製造方法 |
JP3420205B2 (ja) * | 2000-11-20 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
ATE357055T1 (de) * | 2000-12-21 | 2007-04-15 | Micronas Gmbh | Verfahren zum herstellen eines eine mikrostruktur aufweisenden festkörpers |
JP2003086807A (ja) * | 2001-09-10 | 2003-03-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
JP3918741B2 (ja) * | 2002-03-28 | 2007-05-23 | セイコーエプソン株式会社 | 電気光学装置の製造方法、及び半導体装置の製造方法 |
JP2003332580A (ja) * | 2002-05-09 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US7157774B2 (en) * | 2003-01-31 | 2007-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained silicon-on-insulator transistors with mesa isolation |
US7144767B2 (en) * | 2003-09-23 | 2006-12-05 | International Business Machines Corporation | NFETs using gate induced stress modulation |
JP4572367B2 (ja) * | 2004-03-26 | 2010-11-04 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JP4449076B2 (ja) * | 2004-04-16 | 2010-04-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
FR2872958B1 (fr) * | 2004-07-12 | 2008-05-02 | Commissariat Energie Atomique | Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede |
JP2006093216A (ja) * | 2004-09-21 | 2006-04-06 | Toshiba Corp | 半導体装置 |
US7358571B2 (en) * | 2004-10-20 | 2008-04-15 | Taiwan Semiconductor Manufacturing Company | Isolation spacer for thin SOI devices |
KR100680958B1 (ko) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | 피모스 트랜지스터의 제조방법 |
JP2007103491A (ja) * | 2005-09-30 | 2007-04-19 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
EP2472645B1 (de) * | 2009-10-07 | 2015-07-01 | LG Chem, Ltd. | Verfahren zur herstellung einer lithiumionen-polymerbatterie, batteriezelle und lithiumionen-polymerbatterie damit |
WO2011074537A1 (ja) * | 2009-12-14 | 2011-06-23 | シャープ株式会社 | 薄膜トランジスタ装置の製造方法 |
US8901650B2 (en) * | 2010-02-02 | 2014-12-02 | Sharp Kabushiki Kaisha | Semiconductor device, and manufacturing method for same |
JP2013530527A (ja) * | 2010-05-25 | 2013-07-25 | エスエス エスシー アイピー、エルエルシー | 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法 |
JP2012142560A (ja) * | 2010-12-15 | 2012-07-26 | Canon Inc | 固体撮像装置およびその製造方法ならびにカメラ |
JP5944266B2 (ja) * | 2012-08-10 | 2016-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
PL2882027T3 (pl) * | 2013-05-23 | 2020-09-07 | Lg Chem, Ltd. | Zespół elektrodowy i jednostka rodnikowa dla niego |
KR101776885B1 (ko) * | 2014-09-25 | 2017-09-08 | 주식회사 엘지화학 | 둘 이상의 케이스 부재들을 포함하는 각형 전지셀 |
CN113327914A (zh) * | 2021-05-27 | 2021-08-31 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4466176A (en) * | 1982-08-09 | 1984-08-21 | General Electric Company | Process for manufacturing insulated-gate semiconductor devices with integral shorts |
US4819054A (en) * | 1982-09-29 | 1989-04-04 | Hitachi, Ltd. | Semiconductor IC with dual groove isolation |
US4498227A (en) * | 1983-07-05 | 1985-02-12 | Fairchild Camera & Instrument Corporation | Wafer fabrication by implanting through protective layer |
US4538343A (en) * | 1984-06-15 | 1985-09-03 | Texas Instruments Incorporated | Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking |
JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
US4864380A (en) * | 1987-05-12 | 1989-09-05 | General Electric Company | Edgeless CMOS device |
US4786615A (en) * | 1987-08-31 | 1988-11-22 | Motorola Inc. | Method for improved surface planarity in selective epitaxial silicon |
JPH01145831A (ja) * | 1987-12-01 | 1989-06-07 | Citizen Watch Co Ltd | 半導体集積回路とその製造方法 |
US4965213A (en) * | 1988-02-01 | 1990-10-23 | Texas Instruments Incorporated | Silicon-on-insulator transistor with body node to source node connection |
US4946799A (en) * | 1988-07-08 | 1990-08-07 | Texas Instruments, Incorporated | Process for making high performance silicon-on-insulator transistor with body node to source node connection |
US4906587A (en) * | 1988-07-29 | 1990-03-06 | Texas Instruments Incorporated | Making a silicon-on-insulator transistor with selectable body node to source node connection |
US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
JP2831745B2 (ja) * | 1989-10-31 | 1998-12-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
KR970000533B1 (ko) * | 1990-12-20 | 1997-01-13 | 후지쓰 가부시끼가이샤 | Eprom 및 그 제조방법 |
US5218214A (en) * | 1991-05-17 | 1993-06-08 | United Technologies Corporation | Field oxide termination and gate oxide |
JPH05291242A (ja) | 1992-04-14 | 1993-11-05 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH05343509A (ja) * | 1992-06-05 | 1993-12-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5451537A (en) * | 1994-08-12 | 1995-09-19 | Industrial Technology Research Institute | Method of forming a DRAM stack capacitor with ladder storage node |
US6200871B1 (en) * | 1994-08-30 | 2001-03-13 | Texas Instruments Incorporated | High performance self-aligned silicide process for sub-half-micron semiconductor technologies |
US5698902A (en) * | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
JPH08316223A (ja) * | 1995-05-16 | 1996-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3504025B2 (ja) * | 1995-06-06 | 2004-03-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5700733A (en) * | 1995-06-27 | 1997-12-23 | Micron Technology, Inc. | Semiconductor processing methods of forming field oxide regions on a semiconductor substrate |
KR0176196B1 (ko) * | 1996-02-22 | 1999-04-15 | 김광호 | 반도체 장치의 로코스 소자분리 방법 |
JP4027447B2 (ja) * | 1996-04-24 | 2007-12-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US5714414A (en) * | 1996-08-19 | 1998-02-03 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
US5922622A (en) * | 1996-09-03 | 1999-07-13 | Vanguard International Semiconductor Corporation | Pattern formation of silicon nitride |
KR100204805B1 (ko) * | 1996-12-28 | 1999-06-15 | 윤종용 | 디엠오에스 트랜지스터 제조방법 |
US5923981A (en) * | 1996-12-31 | 1999-07-13 | Intel Corporation | Cascading transistor gate and method for fabricating the same |
US5930647A (en) * | 1997-02-27 | 1999-07-27 | Micron Technology, Inc. | Methods of forming field oxide and active area regions on a semiconductive substrate |
JPH10242294A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
US5894059A (en) * | 1997-05-30 | 1999-04-13 | Chartered Semiconductor Manufacturing Company Ltd. | Dislocation free local oxidation of silicon with suppression of narrow space field oxide thinning effect |
US5801082A (en) * | 1997-08-18 | 1998-09-01 | Vanguard International Semiconductor Corporation | Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits |
US5940701A (en) * | 1997-12-03 | 1999-08-17 | Vanguard International Semiconductor Corporation | Method for forming a DRAM capacitor with four polysilicon pillars |
US6071793A (en) * | 1998-02-02 | 2000-06-06 | Chartered Semiconductor Manufacturing Ltd. | Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect |
US6005285A (en) * | 1998-12-04 | 1999-12-21 | Advanced Micro Devices, Inc. | Argon doped epitaxial layers for inhibiting punchthrough within a semiconductor device |
JP2002026311A (ja) * | 2000-07-04 | 2002-01-25 | Miyazaki Oki Electric Co Ltd | Soi型mos素子およびその製造方法 |
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US6025629A (en) | 2000-02-15 |
JPH09293868A (ja) | 1997-11-11 |
JP4027447B2 (ja) | 2007-12-26 |
US20030207548A1 (en) | 2003-11-06 |
US20020016025A1 (en) | 2002-02-07 |
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FR2748157A1 (fr) | 1997-10-31 |
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