JPH01145831A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH01145831A JPH01145831A JP30381287A JP30381287A JPH01145831A JP H01145831 A JPH01145831 A JP H01145831A JP 30381287 A JP30381287 A JP 30381287A JP 30381287 A JP30381287 A JP 30381287A JP H01145831 A JPH01145831 A JP H01145831A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は素子分離絶縁膜領域に、必然的に形成される寄
生ＭＯＳトランジスタの発生を抑えるチャネルストップ
領域構造を形成する技術に関する。
生ＭＯＳトランジスタの発生を抑えるチャネルストップ
領域構造を形成する技術に関する。
従来チャネルストップ領域は例えば特開昭６２−２１６
２４６号公報に記載されているように、素子分離絶縁膜
を形成する選択酸化における耐酸化膜上のフォトレジス
トをマスクとして、イオン注入により形成している。こ
の従来例を第２図（ａ）乃至（Ｃ）を用いて説明する。
２４６号公報に記載されているように、素子分離絶縁膜
を形成する選択酸化における耐酸化膜上のフォトレジス
トをマスクとして、イオン注入により形成している。こ
の従来例を第２図（ａ）乃至（Ｃ）を用いて説明する。
まず第２図（ａ）に示すように、第１導電型を有する半
導体基板１０にパッド酸化膜４４と耐酸化膜４６を形成
して、さらに素子領域１２上にフォトレジスト６０を選
択的に形成する。このフォトレジスト３０をマスクにし
て、耐酸化膜４６とパッド酸化膜４４とをエツチングす
る。さらにフォトレジスト６０をマスクとして、イオン
注入により第１導電型を有する不純物を、半導体基板１
０の素子分離領域１１に導入する。
導体基板１０にパッド酸化膜４４と耐酸化膜４６を形成
して、さらに素子領域１２上にフォトレジスト６０を選
択的に形成する。このフォトレジスト３０をマスクにし
て、耐酸化膜４６とパッド酸化膜４４とをエツチングす
る。さらにフォトレジスト６０をマスクとして、イオン
注入により第１導電型を有する不純物を、半導体基板１
０の素子分離領域１１に導入する。
次に第２図（ｂ）に示すように選択酸化を行なうと、耐
酸化膜４６に覆われた素子領域１２以外の素子分離領域
１１に、素子分離絶縁膜１４とこの素子分離絶縁膜１４
下にチャネルストップ領域として半導体基板１０の不純
物濃度より濃い不純物層４８とが形成される。このとき
素子領域１２と素子分離領域１１との境界の素子分離絶
縁膜１４は、鳥の嘴状の形状を持つバーズビーク５０が
形成される。
酸化膜４６に覆われた素子領域１２以外の素子分離領域
１１に、素子分離絶縁膜１４とこの素子分離絶縁膜１４
下にチャネルストップ領域として半導体基板１０の不純
物濃度より濃い不純物層４８とが形成される。このとき
素子領域１２と素子分離領域１１との境界の素子分離絶
縁膜１４は、鳥の嘴状の形状を持つバーズビーク５０が
形成される。
次に第２図（ｃ）に示すように、耐酸化膜４６とパッド
酸化膜４４とを除去し、その後ゲート絶縁膜３４とゲー
ト電極３６を形成する。第２図（ｃ）はＭＯＳ）ランジ
スタのゲート幅方向に平行な方向での断面図を示す。
酸化膜４４とを除去し、その後ゲート絶縁膜３４とゲー
ト電極３６を形成する。第２図（ｃ）はＭＯＳ）ランジ
スタのゲート幅方向に平行な方向での断面図を示す。
この第２図（Ｃ）においてバーズビーク５０の領域には
、ゲート電極６６と素子分離絶縁膜１４と半導体基板１
０とによる、寄生ＭＯＳトランジスタが形成される。バ
ーズビーク５０の領域では素子分離絶縁膜１４の厚さが
薄くなり、その上不純物層４８がバーズビーク５０の領
域下の半導体基板１０に形成されていないことにより、
低いしきい値電圧で寄生ＭＯ８）ランジスタが動作し、
半導体集積回路の電気的特性に悪影響を与える。
、ゲート電極６６と素子分離絶縁膜１４と半導体基板１
０とによる、寄生ＭＯＳトランジスタが形成される。バ
ーズビーク５０の領域では素子分離絶縁膜１４の厚さが
薄くなり、その上不純物層４８がバーズビーク５０の領
域下の半導体基板１０に形成されていないことにより、
低いしきい値電圧で寄生ＭＯ８）ランジスタが動作し、
半導体集積回路の電気的特性に悪影響を与える。
本発明の目的はバーズビークに起因する寄生ＭＯ８）ラ
ンジスタのしきい値電圧を高くする構造の半導体集積回
路と、この寄生ＭＯ８）ランジスタのしきい値電圧を高
くするための構造を持つ半導体集積回路の製造方法とを
提供することにある。
ンジスタのしきい値電圧を高くする構造の半導体集積回
路と、この寄生ＭＯ８）ランジスタのしきい値電圧を高
くするための構造を持つ半導体集積回路の製造方法とを
提供することにある。
上記目的を達成するため本発明においては、下記の方法
により寄生ＭＯ８）ランジスタのしきい値電圧を高くす
る構造を有する半導体集積回路を得る。
により寄生ＭＯ８）ランジスタのしきい値電圧を高くす
る構造を有する半導体集積回路を得る。
第１導電型を有する半導体基板上に、第１の酸化膜と第
１の窒化シリコン膜と第２の酸化膜と多結晶シリコン膜
と第２の窒化シリコン膜とを順次形成する。
１の窒化シリコン膜と第２の酸化膜と多結晶シリコン膜
と第２の窒化シリコン膜とを順次形成する。
その後感光性樹脂すなわちフォトレジストを素子領域上
に選択的に形成し、このフォトレジストをマスクにして
ドライエツチングにより第２の窒化シリコン膜と多結晶
シリコン膜と第１の窒化シリコン膜とをエツチングする
。この第１の窒化シリコン膜のエツチングのとき、第２
の窒化シリコン膜に覆われていない多結晶シリコン膜の
側面がサイドエツチングされ、第１の窒化シリコン膜と
第２の窒化シリコン膜より細いパターンを有する多結晶
シリコン膜が形成される。さらにその後フォトレジスト
をマスクとして、第１導電型を有する不純物をイオン注
入により半導体基板に導入することにより、第１のチャ
ネルストップ領域を形成する。
に選択的に形成し、このフォトレジストをマスクにして
ドライエツチングにより第２の窒化シリコン膜と多結晶
シリコン膜と第１の窒化シリコン膜とをエツチングする
。この第１の窒化シリコン膜のエツチングのとき、第２
の窒化シリコン膜に覆われていない多結晶シリコン膜の
側面がサイドエツチングされ、第１の窒化シリコン膜と
第２の窒化シリコン膜より細いパターンを有する多結晶
シリコン膜が形成される。さらにその後フォトレジスト
をマスクとして、第１導電型を有する不純物をイオン注
入により半導体基板に導入することにより、第１のチャ
ネルストップ領域を形成する。
その後フォトレジストを除去して選択酸化を行なうと、
第１の窒化シリコン膜に覆われていない半導体基板に素
子分離絶縁膜を形成する。その後第２の窒化シリコン膜
を除去し、多結晶シリコン膜とこの多結晶シリコン膜側
面の選択酸化工程で形成された酸化シリコン膜とをマス
クとして、第２の酸化膜と第１の窒化シリコン膜とをエ
ツチングする。
第１の窒化シリコン膜に覆われていない半導体基板に素
子分離絶縁膜を形成する。その後第２の窒化シリコン膜
を除去し、多結晶シリコン膜とこの多結晶シリコン膜側
面の選択酸化工程で形成された酸化シリコン膜とをマス
クとして、第２の酸化膜と第１の窒化シリコン膜とをエ
ツチングする。
次にこの多結晶シリコン膜と酸化シリコン膜とをマスク
として、イオン注入により第１導電型を有する不純物を
半導体基板に導入することにより、第２のチャネルスト
ップ領域を形成する。その後多結晶シリコン膜と酸化ク
リコン膜とを除去する。
として、イオン注入により第１導電型を有する不純物を
半導体基板に導入することにより、第２のチャネルスト
ップ領域を形成する。その後多結晶シリコン膜と酸化ク
リコン膜とを除去する。
その後さらに第１の窒化シリコン膜も除去する。
その後ゲート絶縁膜とゲート電極を形成し、第２導電型
を有する不純物を半導体基板に導入して、さらに層間絶
縁膜を形成し、コンタクト窓を開口し、さらに金属配線
を形成することにより、素子分離絶縁膜下にチャネルス
トップ領域として、第１のチャネルストップ領域と第２
のチャネルストップ領域とを有する構造の半導体集積回
路を得る。
を有する不純物を半導体基板に導入して、さらに層間絶
縁膜を形成し、コンタクト窓を開口し、さらに金属配線
を形成することにより、素子分離絶縁膜下にチャネルス
トップ領域として、第１のチャネルストップ領域と第２
のチャネルストップ領域とを有する構造の半導体集積回
路を得る。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）乃至（ｅ）は本発明のチャネルストップ領
域構造を有する半導体集積回路の製造プロセスな示す断
面図である。
域構造を有する半導体集積回路の製造プロセスな示す断
面図である。
まず第１図（ａ）に示すように、第１導電型を有する半
導体基板１０上に、熱酸化処理により厚さ２０ｎｍ程度
の二酸化シリコンからなる第１の酸化膜２０を形成する
。さらに化学気相成長法（ＣＶＤ ）により、厚さ９０
ｎｍ程度の第１の窒化シリコン膜２４と厚さ５０ ｎ
ｍ程度の第２の酸化膜２２と厚さ３００ｎｍ程度の多結
晶シリコン膜２８と厚さ１００ ｎｍ程度の第２の窒化
シリコン膜２６とを順次形成する。その後フォトレジス
トを回転塗布により全面に形成して、マスクを用いて露
光を行ない現像ベーキング工程により、素子分離領域１
１上のフォトレジストを除去して、フォトレジスト３０
を素子領域１２上に選択的に形成する。
導体基板１０上に、熱酸化処理により厚さ２０ｎｍ程度
の二酸化シリコンからなる第１の酸化膜２０を形成する
。さらに化学気相成長法（ＣＶＤ ）により、厚さ９０
ｎｍ程度の第１の窒化シリコン膜２４と厚さ５０ ｎ
ｍ程度の第２の酸化膜２２と厚さ３００ｎｍ程度の多結
晶シリコン膜２８と厚さ１００ ｎｍ程度の第２の窒化
シリコン膜２６とを順次形成する。その後フォトレジス
トを回転塗布により全面に形成して、マスクを用いて露
光を行ない現像ベーキング工程により、素子分離領域１
１上のフォトレジストを除去して、フォトレジスト３０
を素子領域１２上に選択的に形成する。
その後第１図（ｂ）に示すように、フォトレジスト６０
をマスクとして、ドライエツチング例えば反応性イオン
エツチング（ＲＩＥ）により、第２の窒化シリコン膜２
６と多結晶シリコン膜２８と第２の酸化膜２２と第１の
窒化シリコン膜２４とを順次エツチングする。第２の窒
化シリコン膜２４のドライエツチング時に、多結晶シリ
コンと窒化シリコンとの膜質の違いにより、不活性ガス
やエツチングガスのイオンやラジカルが、多結晶クリコ
ン膜２８と反応して、第２の窒化シリコン膜２６に覆わ
れていない多結晶シリコン膜２８の側面がサイドエツチ
ングされ、第２の窒化シリコン膜２６バター／および第
１の窒化シリコン膜２４パターンより細いパターンを有
する多結晶シリコン膜２８が得られる。なお第２の酸化
膜２２のエツチングは、フッ酸系のエツチング液で行な
っても良い。
をマスクとして、ドライエツチング例えば反応性イオン
エツチング（ＲＩＥ）により、第２の窒化シリコン膜２
６と多結晶シリコン膜２８と第２の酸化膜２２と第１の
窒化シリコン膜２４とを順次エツチングする。第２の窒
化シリコン膜２４のドライエツチング時に、多結晶シリ
コンと窒化シリコンとの膜質の違いにより、不活性ガス
やエツチングガスのイオンやラジカルが、多結晶クリコ
ン膜２８と反応して、第２の窒化シリコン膜２６に覆わ
れていない多結晶シリコン膜２８の側面がサイドエツチ
ングされ、第２の窒化シリコン膜２６バター／および第
１の窒化シリコン膜２４パターンより細いパターンを有
する多結晶シリコン膜２８が得られる。なお第２の酸化
膜２２のエツチングは、フッ酸系のエツチング液で行な
っても良い。
この多結晶シリコン膜２８と第２の窒化シリコン膜２４
のエツチング条件の一例を下記に示す。
のエツチング条件の一例を下記に示す。
ドライエツチング装置としては、アノード結合型の反応
性イオンエツチング装置を用いた。まず多結晶シリコン
膜２８は、六フッ化イオウ（ＳＦ、）流量１５０ Ｓ
ＣＣＭ （５ｔａｎｄａｒｄ ｃｕｂｉｃｃｅｎｔｉｍ
ｅｔｅｒ ｐｅｒ ｍ１ｎｕｔｅ ）と酸素（０２）流
量５５ＳＣＣＭとの混合ガスで、高周波出力９５Ｗの条
件で１分間に６００ｎｍのエツチングレートでエツチン
グを行なった。
性イオンエツチング装置を用いた。まず多結晶シリコン
膜２８は、六フッ化イオウ（ＳＦ、）流量１５０ Ｓ
ＣＣＭ （５ｔａｎｄａｒｄ ｃｕｂｉｃｃｅｎｔｉｍ
ｅｔｅｒ ｐｅｒ ｍ１ｎｕｔｅ ）と酸素（０２）流
量５５ＳＣＣＭとの混合ガスで、高周波出力９５Ｗの条
件で１分間に６００ｎｍのエツチングレートでエツチン
グを行なった。
次に第２の窒化シリコン膜２４は、フロン１４（ＣＦ４
）流量５０ＳＣＣＭと、フロン１３Ｂ１（ＣＢｒＦｓ）
流量５ＳＣＣＭと、酸素流量５ＳＣＣＭと、ヘリウム（
Ｈｅ ）流量５０ＳＣＣＭとの混合ガスで、高周波出力
５０Ｗの条件で１分間に１４ｎｍのエツチングレートで
エツチングした。
）流量５０ＳＣＣＭと、フロン１３Ｂ１（ＣＢｒＦｓ）
流量５ＳＣＣＭと、酸素流量５ＳＣＣＭと、ヘリウム（
Ｈｅ ）流量５０ＳＣＣＭとの混合ガスで、高周波出力
５０Ｗの条件で１分間に１４ｎｍのエツチングレートで
エツチングした。
この第２の窒化シリコン膜２４のエツチングのとき、例
えば窒化シリコンの膜厚が１４ｎｍのとき多結晶シリコ
ンの片側で０．２μｍサイドエツチングされる。
えば窒化シリコンの膜厚が１４ｎｍのとき多結晶シリコ
ンの片側で０．２μｍサイドエツチングされる。
この結果第１図（ｂ） Ｋ示すように、多結晶シリコン
膜２８は第２の窒化シリコン膜２６パターンおよび第１
の窒化シリコン膜２４パターンより細くなり、かつ側面
がほぼ垂直な多結晶シリコン膜２８が得られる。第１の
窒化シリコン膜２４のエツチング時間すなわち第１の窒
化シリコン膜２４の膜厚により、多結晶シリコン膜２８
のサイドエツチング量が制御できる。前述の第１の窒化
シリコン膜２４の膜厚が９０ｎｍでは、多結晶シリコン
膜２８の片側で約１．２μｍサイドエツチングされる。
膜２８は第２の窒化シリコン膜２６パターンおよび第１
の窒化シリコン膜２４パターンより細くなり、かつ側面
がほぼ垂直な多結晶シリコン膜２８が得られる。第１の
窒化シリコン膜２４のエツチング時間すなわち第１の窒
化シリコン膜２４の膜厚により、多結晶シリコン膜２８
のサイドエツチング量が制御できる。前述の第１の窒化
シリコン膜２４の膜厚が９０ｎｍでは、多結晶シリコン
膜２８の片側で約１．２μｍサイドエツチングされる。
その後フォトレジスト３０をマスクとして半導体基板１
０の素子分離領域１１に、この半導体基板１０の導電型
と同一導電型の第１導電型を有する不純物を、例えばイ
オン注入量１〜３Ｘ１０Ｉ３ｃｍ””の条件でイオン注
入により導入する。さらＫその後イオン注入のマスクと
して用いたフォトレジスト３０を除去する。
０の素子分離領域１１に、この半導体基板１０の導電型
と同一導電型の第１導電型を有する不純物を、例えばイ
オン注入量１〜３Ｘ１０Ｉ３ｃｍ””の条件でイオン注
入により導入する。さらＫその後イオン注入のマスクと
して用いたフォトレジスト３０を除去する。
次に第１図（ｃ）に示すように、第１の窒化シリコン膜
２４を酸化のマスクとして選択酸化を行ない、素子分離
領域１１に二酸化シリコンからなる素子分離絶縁膜１４
を８００ｎｍ程度の厚さで形成する。
２４を酸化のマスクとして選択酸化を行ない、素子分離
領域１１に二酸化シリコンからなる素子分離絶縁膜１４
を８００ｎｍ程度の厚さで形成する。
この選択酸化の熱工程により、前述のイオン注入により
導入した不純物は拡散して、素子分離絶縁膜１４下の半
導体基板１０に第１のチャネルストップ領域１６が形成
される。また多結晶シリコン膜２８は第１の窒化シリコ
ン膜２４と第２の窒化シリコン膜２６に覆われていない
側面が、この選択酸化時に酸化され酸化シリコン膜３２
が形成されることにより、多結晶シリコン膜２８の片側
でパターンが０．４μｍ大きくなる。すなわち第２の窒
化クリコン膜２６パターンより、片側が０．８μｍ小さ
い多結晶シリコン膜２８が得られる。
導入した不純物は拡散して、素子分離絶縁膜１４下の半
導体基板１０に第１のチャネルストップ領域１６が形成
される。また多結晶シリコン膜２８は第１の窒化シリコ
ン膜２４と第２の窒化シリコン膜２６に覆われていない
側面が、この選択酸化時に酸化され酸化シリコン膜３２
が形成されることにより、多結晶シリコン膜２８の片側
でパターンが０．４μｍ大きくなる。すなわち第２の窒
化クリコン膜２６パターンより、片側が０．８μｍ小さ
い多結晶シリコン膜２８が得られる。
その後第１図（ｄｌに示すように、例えば熱リン酸中で
第２の窒化シリコン膜２６を除去する。この時第１の窒
化シリコン膜２４は、表面が第２の酸化膜２２で覆われ
ているためエツチングされない。
第２の窒化シリコン膜２６を除去する。この時第１の窒
化シリコン膜２４は、表面が第２の酸化膜２２で覆われ
ているためエツチングされない。
さらに多結晶シリコン膜２８とこの多結晶シリコン膜２
８側面の酸化シリコン膜６２とをマスクとして、第２の
酸化膜２２と第１の窒化シリコン膜２４とをエツチング
する。このエツチングにより多結晶シリコン膜２８と酸
化シリコン膜３２とに覆われて無（、かつ第１のチャネ
ルストップ領域１６が形成されていないバーズビーク５
０領域下の半導体基板１０が得られる。その後この多結
晶シリコン膜２８と酸化シリコン膜６２とをマスクとし
て、第１導電型を有する不純物を半導体基板１０に、例
えばイオン注入量１〜３ Ｘ １０１３ｃｍ−２の条件
でイオン注入することにより第２のチャネルストップ領
域１８を、バーズビーク５０領域下に形成する。その後
多結晶シリコン膜２８と酸化シリコン膜３２と第２の酸
化膜２２と第１の窒化シリコン膜２４と第１の酸化膜２
０とを除去する。
８側面の酸化シリコン膜６２とをマスクとして、第２の
酸化膜２２と第１の窒化シリコン膜２４とをエツチング
する。このエツチングにより多結晶シリコン膜２８と酸
化シリコン膜３２とに覆われて無（、かつ第１のチャネ
ルストップ領域１６が形成されていないバーズビーク５
０領域下の半導体基板１０が得られる。その後この多結
晶シリコン膜２８と酸化シリコン膜６２とをマスクとし
て、第１導電型を有する不純物を半導体基板１０に、例
えばイオン注入量１〜３ Ｘ １０１３ｃｍ−２の条件
でイオン注入することにより第２のチャネルストップ領
域１８を、バーズビーク５０領域下に形成する。その後
多結晶シリコン膜２８と酸化シリコン膜３２と第２の酸
化膜２２と第１の窒化シリコン膜２４と第１の酸化膜２
０とを除去する。
これから以後は一般的な方法により第１図（ｅ）に示す
ように、ゲート絶縁膜３４とゲート電極３６を形成して
、このゲート電極６６をマスクとして第２導電型を有す
る不純物を半導体基板１０に導入することにより、ソー
スドレイン（図示せず）を形成する。さらに層間絶縁膜
６８を形成しコンタクト窓４０をフォトエツチングによ
り形成して、アルミニウム等の配線金属４２を形成する
ことにより半導体集積回路を得る。なお第１図（ｅ）は
ＭＯＳ）ランジスタのゲート幅方向に平行な方向での断
面図を示す。
ように、ゲート絶縁膜３４とゲート電極３６を形成して
、このゲート電極６６をマスクとして第２導電型を有す
る不純物を半導体基板１０に導入することにより、ソー
スドレイン（図示せず）を形成する。さらに層間絶縁膜
６８を形成しコンタクト窓４０をフォトエツチングによ
り形成して、アルミニウム等の配線金属４２を形成する
ことにより半導体集積回路を得る。なお第１図（ｅ）は
ＭＯＳ）ランジスタのゲート幅方向に平行な方向での断
面図を示す。
本発明の半導体集積回路では第１図（ｅ）に示すように
、ゲート電極３６下における半導体基板１０は、第１の
チャネルストップ領域１６と第２のチャネルストップ領
域１８とを有する構造となっている。このため寄生ＭＯ
Ｓトランジスタは、不純物濃度が濃くなるためしきい値
電圧が高くなり、通常の動作電圧ではＭＯＳトランジス
タの電気特性に影響を及ぼさない。
、ゲート電極３６下における半導体基板１０は、第１の
チャネルストップ領域１６と第２のチャネルストップ領
域１８とを有する構造となっている。このため寄生ＭＯ
Ｓトランジスタは、不純物濃度が濃くなるためしきい値
電圧が高くなり、通常の動作電圧ではＭＯＳトランジス
タの電気特性に影響を及ぼさない。
本発明を不揮発性メモリに応用した場合、記憶保持特性
が向上する効果も有する。
が向上する効果も有する。
すなわち従来構造では、バーズビークの二酸化シリコン
がトンネル酸化膜となるので実質的にトンネル酸化膜は
厚くなる。その上従来構造ではバーズビーク下にチャネ
ルストップ領域が形成されていない。これらのことによ
り不揮発性メモリは、バーズビーク領域の寄生ＭＯ８）
ランジスタが低いゲート電圧で動作する。したがって不
揮発性メモリの書込み状態（しきい値電圧がエンハンス
メント）において、ゲート電圧とドレイン電流特性にお
ける低いゲート電圧で、裾をひくいわゆるテールと呼ば
れる部分が顕著に出現する。この結果書込みによって変
化するゲートしきい値電圧差すなわちメモリウィンド幅
が小さくなり、不揮発性メモリの記憶保持特性が劣化す
る。
がトンネル酸化膜となるので実質的にトンネル酸化膜は
厚くなる。その上従来構造ではバーズビーク下にチャネ
ルストップ領域が形成されていない。これらのことによ
り不揮発性メモリは、バーズビーク領域の寄生ＭＯ８）
ランジスタが低いゲート電圧で動作する。したがって不
揮発性メモリの書込み状態（しきい値電圧がエンハンス
メント）において、ゲート電圧とドレイン電流特性にお
ける低いゲート電圧で、裾をひくいわゆるテールと呼ば
れる部分が顕著に出現する。この結果書込みによって変
化するゲートしきい値電圧差すなわちメモリウィンド幅
が小さくなり、不揮発性メモリの記憶保持特性が劣化す
る。
本発明の第１のチャネルストップ領域と第２のチャネル
ストップ領域とを、バーズビーク領域に設けたことによ
り寄生ＭＯ８）ランジスタが高い不純物濃度領域上にあ
るため、この寄生ＭＯＳトランジスタのしきい値電圧が
高くなる。したがってＷ生ＭＯ８）ランジスタに起因す
るテールの電流分を除去することが可能となり、不揮発
性メモリのメモリウィンド幅を大きくとれることにより
記憶保持特性が向上する。
ストップ領域とを、バーズビーク領域に設けたことによ
り寄生ＭＯ８）ランジスタが高い不純物濃度領域上にあ
るため、この寄生ＭＯＳトランジスタのしきい値電圧が
高くなる。したがってＷ生ＭＯ８）ランジスタに起因す
るテールの電流分を除去することが可能となり、不揮発
性メモリのメモリウィンド幅を大きくとれることにより
記憶保持特性が向上する。
以上の説明で明らかなように、多結晶シリコン膜がサイ
ドエツチングされることを利用して寄生ＭＯ３）ランジ
スタのしきい値電圧を高（することが達成できる半導体
集積回路構造と、この半導体集積回路装置の製造方法が
得られる。
ドエツチングされることを利用して寄生ＭＯ３）ランジ
スタのしきい値電圧を高（することが達成できる半導体
集積回路構造と、この半導体集積回路装置の製造方法が
得られる。
本
第１図（ａ）乃至（ｅ）は専発明の半導体集積回路を製
造工程順に示す断面図、第２図（ａ）乃至（Ｃ）は従来
例の半導体集積回路を製造工程順に示す断面図である。 １６・・・・・・第１のチャネルストップ領域、１８・
・・・・・第２のチャネルストップ領域、２８・・・・
・・多結晶シリコン膜。 第１図 １６７１のチャネルストップ々貢ＴＡ １８第２のチマ客ルストッブ領瓜 ２８吟箱晶シリコン族
造工程順に示す断面図、第２図（ａ）乃至（Ｃ）は従来
例の半導体集積回路を製造工程順に示す断面図である。 １６・・・・・・第１のチャネルストップ領域、１８・
・・・・・第２のチャネルストップ領域、２８・・・・
・・多結晶シリコン膜。 第１図 １６７１のチャネルストップ々貢ＴＡ １８第２のチマ客ルストッブ領瓜 ２８吟箱晶シリコン族
Claims (2)
- （１）素子領域の周囲の素子分離絶縁膜下に形成される
チャネルストップ領域は、第１のチャネルストップ領域
と第２のチャネルストップ領域とからなることを特徴と
する半導体集積回路。 - （２）第１導電型を有する半導体基板上に順次第１の酸
化膜と第１の窒化シリコン膜と第２の酸化膜と多結晶シ
リコン膜と第２の窒化シリコン膜とを形成する工程と、
素子領域上にフォトレジストを選択的に形成する工程と
、ドライエッチングにより前記第２の窒化シリコン膜と
多結晶シリコン膜と第１の窒化シリコン膜とのエッチン
グを行ない側面がサイドエッチングされた前記多結晶シ
リコン膜を得る工程と、前記フォトレジストをマスクと
してイオン注入により第１導電型を有する不純物を前記
半導体基板に導入することにより第１のチャネルストッ
プ領域を形成する工程と、前記フォトレジストを除去す
る工程と、選択酸化を行なうことにより素子分離絶縁膜
と前記多結晶シリコン膜側面の酸化シリコン膜とを形成
する工程と、前記第２の窒化シリコン膜を除去する工程
と、前記多結晶シリコン膜と多結晶シリコン膜側面の酸
化シリコン膜とをマスクとして前記第２の酸化膜と前記
第１の窒化シリコン膜とをエッチングする工程と、前記
多結晶シリコン膜と多結晶シリコン膜側面の酸化シリコ
ン膜とをマスクとしてイオン注入により第１導電型を有
する不純物を前記半導体基板に導入することにより第２
のチャネルストップ領域を形成する工程と、前記多結晶
シリコン膜と多結晶シリコン膜側面の酸化シリコン膜と
を除去する工程と、前記第２の酸化膜と前記第１の窒化
シリコン膜とを除去する工程と、ゲート絶縁膜とゲート
電極とを形成する工程と、イオン注入により第２導電型
を有する不純物を前記半導体基板に導入する工程と、層
間絶縁膜を形成する工程と、コンタクト窓を形成する工
程と、配線金属を形成する工程とを有することを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30381287A JPH01145831A (ja) | 1987-12-01 | 1987-12-01 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30381287A JPH01145831A (ja) | 1987-12-01 | 1987-12-01 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01145831A true JPH01145831A (ja) | 1989-06-07 |
Family
ID=17925600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30381287A Pending JPH01145831A (ja) | 1987-12-01 | 1987-12-01 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01145831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2748157A1 (fr) * | 1996-04-24 | 1997-10-31 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant une structure silicium sur isolant et procede de fabrication de ce dispositif |
-
1987
- 1987-12-01 JP JP30381287A patent/JPH01145831A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2748157A1 (fr) * | 1996-04-24 | 1997-10-31 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant une structure silicium sur isolant et procede de fabrication de ce dispositif |
| US6025629A (en) * | 1996-04-24 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Element isolation structure of a semiconductor device to suppress reduction in threshold voltage of parasitic MOS transistor |
| US6818536B2 (en) | 1996-04-24 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
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