KR20050066899A - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은, 실리콘 기판 상부의 산화막을 제거하는 단계; 상기 산화막이 제거된 실리콘 기판에 대해 제1 이온 주입 공정을 수행하여 웰 영역을 형성하는 단계: 상기 웰 영역이 형성된 실리콘 기판 상부의 자연 산화막을 제거하는 단계; 상기 자연 산화막이 제거된 실리콘 기판에 대해 제2 이온 주입 공정을 수행하여 문턱 전압을 조절하는 단계; 및 상기 문턱 전압이 조절된 실리콘 기판 위에 게이트 산화막을 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 산화막 형성 방법{Method for fabricating the gate oxide layer in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
반도체 소자를 제조하는데 있어서, 산화막은 유용한 절연막으로 사용되고 있다. 즉 산화막은 모스(MOS; Metal Oxide Semiconductor) 트랜지스터 소자에서의 게이트 절연막으로 사용되는 것처럼 반도체 소자의 내부에 캐리어들의 이동을 막고 전기적으로 절연시켜주는 절연체의 역할을 한다. 이와 같이 전기적으로 절연체의 역할 외에도 수많은 소자들로 구성되는 집적 회로의 제조 공정에서 소자와 소자간의 격리를 요구하는 로코스(LOCOS) 혹은 트랜치 아이솔레이션과 같은 격리 구조를 형성할 때도, 산화막이 사용된다. 이 외에도 산화막의 중요한 역할은 실리콘 기판상에 원하는 불순물을 주입하는 이온 주입이나 확산과 같은 도핑 과정에서 선택적 도핑을 위한 확산 방지막의 역할을 하기도 하며, 실리콘 기판 혹은 박막의 건식 식각 혹은 습식 식각 공정에서의 식각 방지막으로도 사용된다. 이와 같이 절연막으로서 산화막이 다양하게 사용되는 이유는, 산화막이 반도체 공정에 많이 사용되는 화학 용액에 대체로 안정적이기 때문인 것으로 알려져 있다.
이와 같은 산화막은 그 사용되는 용도에 따라 다양한 두께를 요구받는다. 예컨대 층간 절연막으로서의 산화막은 일정 두께 이상의 두께를 요구받는 반면에, 게이트 절연막으로서의 산화막은 얇은 두께일 것을 요구받는다. 게이트 절연막으로서 산화막이 사용되는 경우, 산화막의 두께가 작을수록 보다 많은 반전 전하(inversion charge)들이 생성되어 전류량이 증대되고, 또한 전하 컨트롤이 용이하여 짧은 채널 효과도 방지된다.
그러나 게이트 절연막으로서 산화막을 형성하는 경우, 산화막의 두께 못지 않게 산화막의 질도 또한 소자의 특성을 유지하는데 중요한 역할을 한다. 종래에는 게이트 절연막으로서 산화막을 형성하기 전에 웰 형성을 위한 이온 주입 공정을 수행하였다. 그러나 이 경우 상기 이온 주입 공정에 의해 유발되는 리코일드-산소(recoiled-oxygen)에 의해 후속 공정에서 형성되는 산화막의 두께가 커지는 문제가 발생된다. 이와 같은 리코일드-산소는 프로젝티드 범위(Rp; projected range)가 낮을수록, 그리고 도우즈(dose)가 높을수록 실리콘 기판 내에 많이 생겨서 산화막의 두께를 두껍게 만들뿐더러 산화막의 질도 또한 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는, 이온 주입에 의한 리코일드-산소가 발생되는 것을 억제하여 두께가 얇고 양질을 갖는 반도체 소자의 게이트 산화막을 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은, 실리콘 기판 상부의 산화막을 제거하는 단계; 상기 산화막이 제거된 실리콘 기판에 대해 제1 이온 주입 공정을 수행하여 웰 영역을 형성하는 단계: 상기 웰 영역이 형성된 실리콘 기판 상부의 자연 산화막을 제거하는 단계; 상기 자연 산화막이 제거된 실리콘 기판에 대해 제2 이온 주입 공정을 수행하여 문턱 전압을 조절하는 단계; 및 상기 문턱 전압이 조절된 실리콘 기판 위에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 자연 산화막을 제거하는 단계는 DHF(Dilute HF) 용액을 이용한 클리닝 공정으로 수행하는 것이 바람직하다.
상기 게이트 산화막을 형성하기 전에 상기 실리콘 기판 위를 클리닝하는 단계를 더 포함하는 것이 바람직하다.
상기 게이트 산화막은 10-20Å의 두께로 성장시키는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 게이트 산화막 형성 방법을 설명하기 위하여 나타내 보인 플로우챠트이다. 그리고 도 2 내지 도 5는 도 1의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.
도 1과, 도 2 내지 도 5를 참조하면, 먼저 소자 분리막(210)에 의해 활성 영역이 한정되는 실리콘 기판(220) 상부의 모든 산화막을 제거한다(단계 110). 다음에 도 2의 화살표로 나타낸 바와 같이, 소정의 마스크막 패턴(미도시)을 이용한 이온 주입 공정을 수행하여 실리콘 기판(220)의 활성 영역에 웰 영역(220)을 형성한다(단계 120).
다음에 도 3에 도시된 바와 같이, 상기 웰 영역(220)이 형성된 실리콘 기판(200) 상부의 자연 산화막을 제거한다(단계 130). 여기서 상기 자연 산화막의 제거는 DHF(Dilute HF) 용액을 이용한 클리닝 공정을 이용하여 수행한다.
다음에 도 4의 화살표로 나타낸 바와 같이, 자연 산화막이 제거된 실리콘 기판(200)에 대해 제2 이온 주입 공정을 수행하여 문턱 전압을 조절한다(단계 140). 상기 제2 이온 주입 공정은 소정의 마스크막 패턴(미도시)을 이온 주입 마스크로 하여 수행될 수 있다.
다음에 도 5에 도시된 바와 같이, 문턱 전압이 조절된 실리콘 기판(200) 위에 게이트 산화막(230)을 형성한다. 이때 게이트 산화막(230)을 형성하기 전에 상기 실리콘 기판(200) 위를 클리닝하는 것이 바람직하다. 상기 게이트 산화막(230)은 10-20Å의 두께를 갖도록 성장시킨다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법에 의하면, 이온 주입 공정을 수행하기 전에 실리콘 기판 위의 산화막을 제거하는 공정을 수행함으로써 이온 주입에 의한 리코일드-산소를 최소화할 수 있으며, 이에 따라 소망하는 얇은 두께의 게이트 산화막을 형성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 본 발명에 따른 게이트 산화막 형성 방법을 설명하기 위하여 나타내 보인 플로우챠트이다.
도 2 내지 도 5는 도 1의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (4)

  1. 실리콘 기판 상부의 산화막을 제거하는 단계;
    상기 산화막이 제거된 실리콘 기판에 대해 제1 이온 주입 공정을 수행하여 웰 영역을 형성하는 단계:
    상기 웰 영역이 형성된 실리콘 기판 상부의 자연 산화막을 제거하는 단계;
    상기 자연 산화막이 제거된 실리콘 기판에 대해 제2 이온 주입 공정을 수행하여 문턱 전압을 조절하는 단계; 및
    상기 문턱 전압이 조절된 실리콘 기판 위에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제 1항에 있어서,
    상기 자연 산화막을 제거하는 단계는 DHF(Dilute HF) 용액을 이용한 클리닝 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제 1항에 있어서,
    상기 게이트 산화막을 형성하기 전에 상기 실리콘 기판 위를 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  4. 제 1항에 있어서,
    상기 게이트 산화막은 10-20Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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Publication number Priority date Publication date Assignee Title
US6294416B1 (en) * 1998-01-23 2001-09-25 Texas Instruments-Acer Incorporated Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts
KR100301246B1 (ko) * 1999-06-30 2001-11-01 박종섭 반도체 소자의 제조 방법
TW469648B (en) * 1999-09-07 2001-12-21 Sharp Kk Semiconductor device and its manufacture method
US6248618B1 (en) * 1999-10-12 2001-06-19 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of dual gate oxides for CMOS devices
SE519382C2 (sv) * 2000-11-03 2003-02-25 Ericsson Telefon Ab L M Integrering av självinriktade MOS-högspänningskomponenter samt halvledarstruktur innefattande sådana
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100496551B1 (ko) * 2002-11-20 2005-06-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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