KR100466209B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 동일한 두께의 고유전율 산화막과 서로 다른 두께의 저유전 산화막을 이용하여 각기 두께가 다른 트리플 게이트 산화막을 형성할 수 있고, 누설전류를 방지할 수 있으며, 소자의 신뢰성을 향상할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.1㎛이하의 로직 테크(Logic Tech)에서 높은 유전율(High-K)을 갖는 멀티플 게이트 산화막(Multiple Gate Oxide)의 형성 방법에 관한 것이다.
종래의 반도체 소자의 집적화로 인해 0.1㎛이하의 디자인 룰(Design Rule)을 갖는 반도체 소자의 게이트 산화막의 두께는 전기학적으로 15Å이 하로 형성하여야 한다. 즉, 이는 현재 게이트 산화막으로 사용하는 옥시나이트라이드(Oxynitride) 산화막의 두께가 물리학적으로 12Å 이하가 되어야 한다. 하지만, 옥시나이트라이드 산화막의 두께가 12Å이 하에서는 다이렉트 터널링 전류(Direct Tunneling Current)에 의해 누설 전류(Leakage Current)가 매우 커져 로우 스텐바이 전압소자 (Low Stanby Power Device)등에 사용하기 어렵다.
이를 해결하기 위해 높은 유전율을 갖는 고유전율(High-k) 게이트 산화막을 제조하는 기술이 많이 연구되고 있다. 즉, 고유전율 게이트 산화막을 사용하면 유전상수가 크기 때문에 물리학적으로 두꺼운 산화막을 형성할 수 있고, 이로써 누설 전류의 증가를 방지할 수 있다.
종래의 로직 디바이스에서는 다양한 문턱전압(Multiple Vt)을 이용하기 위해서 다양한 두께의 게이트 산화막이 요구되고 있다. 이러한 다양한 두께의 게이트 산화막으로 높은 유전율을 갖는 고유전율 게이트 산화막을 사용할 경우 종래의 게이트 산화막 형성 방법으로 이를 형성하기에는 많은 문제점이 있다.
종래의 멀티플 게이트 산화막은 열산화 공정, 감광막 마스킹 공정 및 습식 식각공정을 통하여 형성하거나, N2등의 이온주입을 통한 성장속도의 차를 이용하여 형성한다. 먼저 습식각에 의한 방법을 고유전율 게이트 산화막에 적용하게 되면 고유전율 게이트 산화막이 잘 제거되지 않는 문제점이 있다. 이는 종래의 열산화막은 기존의 HF/NH4HF/H2O등에 의해 쉽게 습식각이 되지만, 고유전율물질은 습식각 속도가 매우 느려 적용하기 힘들다. 또한, N2등의 이온주입을 통한 성장속도의 차를 이용하여 형성하는 방법은 고유전율 물질 자체가 기본적으로 화학기상증착(Chemical Vapor Deposition; CVD)법으로 제조하기 때문에 성장속도의 차가 크지 않아 전기적 산화막 두께(Electrical Oxide Thickness; EOT)가 다른 멀티플 게이트 산화막에 고유전율 물질을 적용하기가 힘든 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고유전율의 게이트 산화막과 저유전율의 게이트 산화막의 두께를 조절하여 고유전율 물질을 이용한 트리플 게이트 산화막(Triple Gate Oxide)을 형성할 수 있고, 게이트 전극의 누설전류를 방지할 수 있으며, 이를 통하여 소자의 신뢰성을 향상할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소자 분리막
120, 122, 124 : 저유전율 산화막 130 : 고유전율 산화막
140, 142, 144 : 게이트 산화막 150 : 폴리 실리콘층
160, 162, 164 : 게이트 전극 170 : 측벽 스페이서
상기의 기술적 과제를 달성하기 위한 본 발명은 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 제 1 영역에 저유전율의 제 1 산화막을 형성하고, 상기 제 2 영역에는 저유전율의 제 2 산화막을 형성하며, 상기 제 3 영역에 저유전율의 제 3 산화막을 형성하는 단계와, 전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하여, 상기 제 1 영역에는 상기 저유전율의 제 1 산화막과 상기 고유전율의 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 저유전율의 제 2 산화막과 상기 고유전율의 산화막으로 이루어진 제 2 게이트 산화막을 형성하며, 상기 제 3 영역에는 상기 저유전율의 제 3 산화막과 상기 고유전율의 산화막으로 이루어진 제 3 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계 및 상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 및 제 3 산화막보다 두껍게 형성하고, 상기 저유전율의 제 2 산화막은 상기 저유전율의 제 3 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또는, 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 제 1 영역에 저유전율의 제 1 산화막을 형성하고, 상기 제 2 영역에는 저유전율의 제 2 산화막을 형성하는 단계와, 전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하여, 상기 제 1 영역에는 상기 저유전율의 제 1 산화막과 상기 고유전율의 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 저유전율의 제 2 산화막과 상기 고유전율의 산화막으로 이루어진 제 2 게이트 산화막을 형성하며, 상기 제 3 영역에는 상기 고유전율의 산화막만으로 이루어진 제 3 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계 및 상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또는, 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 제 1 영역에 저유전율의 제 1 산화막을 형성하는 단계와, 전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하는 단계와, 상기 제 2 영역에 저유전율의 제 2 산화막을 증착하여, 상기 제 1 영역에는 상기 저유전율의 제 1 산화막과 상기 고유전율의 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 고유전율의 산화막과 상기 저유전율의 제 2 산화막으로 이루어진 제 2 게이트 산화막을 형성하며, 상기 제 3 영역에는 상기 고유전율의 산화막만으로 이루어진 제 3 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계 및 상기 제 1 내지제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하는 단계와, 상기 제 1 영역의 상기 고유전율 산화막 상에 저유전율의 제 1 산화막을 형성하고, 상기 제 2 영역의 상기 고유전율 산화막 상에 저유전율의 제 2 산화막을 형성하여, 상기 제 1 영역에는 상기 고유전율 산화막과 상기 제 1 산화막으로 이루어진 상기 제 1 게이트 산화막이 형성되고, 상기 제 2 영역에는 상기 고유전율 산화막과 상기 제 2 산화막으로 이루어진 제 2 게이트 산화막이 형성되며, 상기 제 3 영역에는 상기 고유전율 산화막으로 이루어진 제 3 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계 및 상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 각각의 영역에 형성된 게이트 산화막의 두께가 서로 다른 제 1 영역, 제 2 영역 및 제 3 영역으로 정의된 반도체 기판상에 게이트 전극을 형성하는 제 1 내지 제 4 실시예들를 도면을 참조하여 설명하겠다.
<제 1 실시예>
도 1a 내지 도 1c는 저유전율의 산화막을 서로 다른 두께로 제 1 내지 제 3 영역 상부에 형성한 다음 그 상부에 동일한 두께의 고유전율의 산화막을 형성함으로서 게이트 산화막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제 1 내지 제 3 영역(A 내지 C)이 정의된 반도체 기판(110)에 소자 분리 공정을 실시하여 소자 분리막(112)을 형성한다. 전처리 세정공정으로, 반도체 기판(110)을 NH4OH/H2O2/H2O 용액과 DHF(Diluted HF; 50 : 1의 비율로 H2O로 희석된 HF용액)용액을 이용하여 순차적으로 세정한다.
제 1 영역(A)에는 저유전율 제 1 산화막(120)을 형성하고, 제 2 영역(B)에는 저유전율 제 2 산화막(122)을 형성하며, 제 3 영역(C)에는 저유전율 제 3산화막(124)을 형성한다. 저유전율의 제 1 내지 제 3 산화막(120 내지 124)은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 열산화 방법 또는 CVD 방법을 이용하여 제 1 내지 제 3 영역(A 내지 C)의 반도체 기판(110)상에 서로 다른 두께로 형성한다.
구체적으로, 저유전율의 제 1 산화막(120)의 두께는 제 2 및 제 3 산화막(122 및 124) 보다 더 두껍게 형성하고, 제 2 산화막(122)의 두께는 제 3 산화막 (124)보다 두껍게 형성한다. 즉, 전체 구조 상부에 일정한 두께의 저유전율 산화막을 형성한 다음 제 2 및 제 3 영역(B 및 C)을 개방하는 제 1 감광막 패턴(미도시)을 형성한다. 상기의 제 1 감광막 패턴을 식각 마스크로 하는 습식식각을 실시하여 제 2 및 제 3 영역(B 및 C)의 산화막의 일부를 식각한다. 제 1 감광막 패턴을 제거한 다음 제 3 영역(C)을 개방하는 제 2 감광막 패턴(미도시)을 형성한다. 제 2 감광막 패턴을 식각 마스크로 하는 습식식각을 실시하여 제 3 영역(C)의 산화막의 일부를 제거한다. 또한 다른 방법으로는, 제 1 내지 제 3 영역(A 내지 C)으로 구분된 반도체 기판(110)에 각기 서로 다른 양의 N2 이온주입을 실시한 다음, 전체 구조 상부에 산화 공정을 실시하게 되면 제 1 내지 제 3 영역(A 내지 C)에 성장되는 산화막의 두께를 달리할 수 있게 된다. 상술한 열산화 공정, 감광막 마스킹 공정 및 습식 식각공정을 통한 두께 조절 방법 및 N2등의 이온주입을 통한 성장속도의 차를 이용한 방법외의 다양한 방법을 통하여 서로 다른 두께의 저유전율의 제 1 내지 제 3 산화막(120 내지 124)을 형성할 수 있다. 이로써, 제 1 내지 제 3 영역(A 내지 C)에 서로 다른 두께의 저유전율의 산화막이 형성한다.
도 1b를 참조하면, 제 1 내지 제 3 영역(A 내지 C)을 포함하는 전체 구조 상부에 고유전율 산화막(130)을 형성한다. 구체적으로, 고유전율 산화막(130)은 각기 다른 두께로 형성된 제 1 내지 제 3 산화막(120 내지 124) 상부에 높은 유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicat, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 CVD 방법을 이용하여 동일한 두께로 증착한다. 이때 높은 유전율을 갖는 물질을 사용하기 때문에 물리적으로 종래의 게이트 산화막보다 더 두꺼운 게이트 산화막을 형성할 수 있고, 다양한 두께의 게이트 산화막을 형성할 수 있다.
이로써, 제 1 영역(A)에는 제 1 산화막(120)과 고유전율 산화막(130)으로 구성된 제 1 게이트 산화막(140)이 형성되고, 제 2 영역(B)에는 제 2 산화막(122)과 고유전율 산화막(130)으로 구성된 제 2 게이트 산화막(142)이 형성되고, 제 3 영역(C)에는 제 3 산화막(124)과 고유전율 산화막(130)으로 구성된 제 3 게이트 산화막(144)이 형성된다.
도 1c를 참조하면, 제 1 내지 제 3 영역(A 및 C) 상부에 게이트 전극용 폴리 실리콘(150)을 증착한 다음 게이트 패터닝 공정을 실시하여 제 1 영역(A)에는 제 1 게이트 전극(160)을 형성하고, 제 2 영역(B)에는 제 2 게이트 전극(162)을 형성하고, 제 3 영역(C)에는 제 3 게이트 전극(164)을 형성한다. 상기 제 1 내지 제 3 게이트 전극(160 내지 164) 측벽에 측벽 스페이서(170)를 형성한 다음 이온주입 하여 정션영역을 형성한다.
<제 2 실시예>
도 2a 내지 도 2c는 저유전율의 산화막을 서로 다른 두께로 제 1 및 제 2 영역 상부에 형성한 다음 제 1 내지 제 3 영역 상부에 동일한 두께의 고유전율의 산화막을 형성함으로서 게이트 산화막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제 1 내지 제 3 영역(A 내지 C)이 정의된 반도체 기판(110)에 소자 분리 공정을 실시하여 소자 분리막(112)을 형성한다.
제 1 영역(A)에는 저유전율 제 1 산화막(120)을 형성하고, 제 2 영역(B)에는 저유전율 제 2 산화막(122)을 형성하며, 제 3 영역(C)에는 저유전율 산화막을 형성하지 않고, 반도체 기판(110)을 노출시킨다. 저유전율의 제 1 및 제 2 산화막(120 및 122)은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 열산화 방법 또는 CVD 방법을 이용하여 제 1 및 제 2 영역(A 및 B)의 반도체 기판(110)상에 서로 다른 두께로 형성한다.
구체적으로, 저유전율의 제 1 산화막(120)의 두께는 제 2 산화막(122) 보다 두껍게 형성한다. 즉, 전체 구조 상부에 일정한 두께의 저유전율 산화막을 형성한 다음 제 2 및 제 3 영역(B 및 C)을 개방하는 제 1 감광막 패턴(미도시)을 형성한다. 상기의 제 1 감광막 패턴을 식각 마스크로 하는 습식식각을 실시하여 제 2 및 제 3 영역(B 및 C)의 산화막의 일부를 식각한다. 제 1 감광막 패턴을 제거한 다음 제 3 영역(C)을 개방하는 제 2 감광막 패턴(미도시)을 형성한다. 제 2 감광막 패턴을 식각 마스크로 하는 습식식각을 실시하여 제 3 영역(C)의 산화막을 제거한다. 또한 다른 방법으로는, 반도체 기판(110)의 제 1 및 제 2 영역(A 및 B)에 각기 서로 다른 양의 N2 이온주입을 실시한 다음, 제 1 및 제 2 영역(A 및 B) 상부에 산화 공정을 실시하게 되면 제 1 및 제 2 영역(A 및 B)에 성장되는 산화막의 두께를 달리할 수 있게 된다. 상술한 열산화 공정, 감광막 마스킹 공정 및 습식 식각공정을 통한 두께 조절 방법 및 N2등의 이온주입을 통한 성장속도의 차를 이용한 방법외의 다양한 방법을 통하여 서로 다른 두께의 저유전율의 제 1 및 제 2 산화막(120 및 122)을 형성할 수 있다. 이로써, 제 1 및 제 2 영역(A 및 B)에 서로 다른 두께의 저유전율의 산화막이 형성된다.
도 2b를 참조하면, 제 1 내지 제 3 영역(A 내지 C)을 포함하는 전체 구조 상부에 고유전율 산화막(130)을 형성한다. 구체적으로, 고유전율 산화막(130)은 각기 다른 두께로 형성된 제 1 및 제 2 산화막(120 및 122)을 포함한 전체 구조 상부에 높은 유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicat, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 CVD 방법을 이용하여 동일한 두께로 증착한다. 이때 높은 유전율을 갖는 물질을 사용하기 때문에 물리적으로 종래의 게이트 산화막보다 더 두꺼운 게이트 산화막을 형성할 수 있고, 다양한 두께의 게이트 산화막을 형성할 수 있다.
이로써, 제 1 영역(A)에는 제 1 산화막(120)과 고유전율 산화막(130)으로 구성된 제 1 게이트 산화막(140)이 형성되고, 제 2 영역(B)에는 제 2 산화막(122)과고유전율 산화막(130)으로 구성된 제 2 게이트 산화막(142)이 형성되고, 제 3 영역(C)에는 고유전율 산화막(130)만으로 구성된 제 3 게이트 산화막(144)이 형성된다.
한편, 고유전율 게이트 산화막(130) 증착전에 반도체 기판 표면이 O2에 의해 산화되는 것을 막기 위해 NH3에 의한 질화를 수행할 수 있다. 이는, CVD공정중에 반도체 기판 표면이 O2에 의해 산화되어 SiO2가 형성된다. 즉, SiO2막은 게이트 산화막의 유전율에 영향을 미치게 됨으로 순수한 고유전율의 산화막을 형성하기 위해 질화를 수행한다.
도 2c를 참조하면, 제 1 내지 제 3 영역(A 내지 C) 상부에 게이트 전극용 폴리 실리콘(150)을 증착한 다음 게이트 패터닝 공정을 실시하여 제 1 영역(A)에는 제 1 게이트 전극(160)을 형성하고, 제 2 영역(B)에는 제 2 게이트 전극(162)을 형성하고, 제 3 영역(C)에는 제 3 게이트 전극(164)을 형성한다. 상기 제 1 내지 제 3 게이트 전극(160 내지 164) 측벽에 측벽 스페이서(170)를 형성한 다음 이온주입 하여 정션영역을 형성한다.
<제 3 실시예>
도 3a 내지 도 3c는 저유전율의 산화막을 제 1 영역 상부에 형성한 다음 제 1 내지 제 3 영역 상부에 동일한 두께의 고유전율의 산화막을 형성하고, 다시 제 2 영역에 저유전율의 산화막을 형성함으로서 게이트 산화막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제 1 내지 제 3 영역(A 내지 C)이 정의된 반도체 기판(110)에 소자 분리 공정을 실시하여 소자 분리막(112)을 형성한다. 제 1 영역(A)에 저유전율 제 1 산화막(120)을 형성한다.
도 3b를 참조하면, 제 1 내지 제 3 영역(A 내지 C)을 포함하는 전체 구조 상부에 고유전율 산화막(130)을 형성한다. 구체적으로, 고유전율 산화막(130)은 높은 유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicat, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 CVD 방법을 이용하여 동일한 두께로 증착한다. 이때 높은 유전율을 갖는 물질을 사용하기 때문에 물리적으로 종래의 게이트 산화막보다 더 두꺼운 게이트 산화막을 형성할 수 있고, 다양한 두께의 게이트 산화막을 형성할 수 있다.
제 2 영역(B)을 개방하는 감광막 패턴(미도시)을 형성한 다음 산화공정을 실시하여 저유전율 제 2 산화막(122)을 형성한다. 제 2 산화막은 전 공정에서 형성된 저유전율 제 1 산화막(120) 보다 얇은 두께로 형성한다. 저유전율의 제 1 및 제 2 산화막(120 내지 122)은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 열산화 방법 또는 CVD 방법을 이용하여 형성한다.
이로써, 제 1 영역(A)에는 제 1 산화막(120)과 고유전율 산화막(130)으로 구성된 제 1 게이트 산화막(140)이 형성되고, 제 2 영역(B)에는 고유전율 산화막(130)과 제 2 산화막(122)으로 구성된 제 2 게이트 산화막(142)이 형성되고, 제 3 영역(C)에는 고유전율 산화막(130)만으로 구성된 제 3 게이트 산화막(144)이형성된다.
한편, 고유전율 게이트 산화막(130) 증착전에 반도체 기판 표면이 O2에 의해 산화되는 것을 막기 위해 NH3에 의한 질화를 수행할 수 있다. 이는, CVD공정중에 반도체 기판 표면이 O2에 의해 산화되어 SiO2가 형성된다. 즉, SiO2막은 게이트 산화막의 유전율에 영향을 미치게 됨으로 순수한 고유전율의 산화막을 형성하기 위해 질화를 수행한다.
도 3c를 참조하면, 제 1 내지 제 3 영역(A 내지 C) 상부에 게이트 전극용 폴리 실리콘(150)을 증착한 다음 게이트 패터닝 공정을 실시하여 제 1 영역(A)에는 제 1 게이트 전극(160)을 형성하고, 제 2 영역(B)에는 제 2 게이트 전극(162)을 형성하고, 제 3 영역(C)에는 제 3 게이트 전극(164)을 형성한다. 상기 제 1 내지 제 3 게이트 전극(160 내지 164) 측벽에 측벽 스페이서(170)를 형성한 다음 이온주입 하여 정션영역을 형성한다.
<제 4 실시예>
도 4a 내지 도 4c는 제 1 내지 제 3 영역 상부에 동일한 두께의 고유전율의 산화막을 형성한 다음 저유전율의 산화막을 서로 다른 두께로 제 1 및 제 2 영역 상부에 형성함으로서 게이트 산화막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 제 1 내지 제 3 영역(A 내지 C)을 포함하는 전체 구조 상부에 고유전율 산화막(130)을 형성한다. 구체적으로, 고유전율 산화막(130)은 높은유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicat, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 CVD 방법을 이용하여 동일한 두께로 증착한다. 이때 높은 유전율을 갖는 물질을 사용하기 때문에 물리적으로 종래의 게이트 산화막 보다 더 두꺼운 게이트 산화막을 형성할 수 있다.
도 4b를 참조하면, 제 1 영역(A)의 고유전율 산화막(130) 상에 저유전율 제 1 산화막(120)을 형성하고, 제 2 영역(B)의 고유전율 산화막(130) 상에 저유전율 제 2 산화막(122)을 형성한다. 저유전율의 제 1 및 제 2 산화막(120 및 122)은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 열산화 방법 또는 CVD 방법을 이용하여 제 1 및 제 2 영역(A 및 B)의 고유전율 산화막(130) 상에 서로 다른 두께로 형성한다.
구체적으로, 저유전율의 제 1 산화막(120)의 두께는 제 2 산화막(122) 보다 두껍게 형성한다. 즉, 전체 구조 상부에 일정한 두께의 저유전율 산화막을 형성한 다음 제 2 및 제 3 영역(B 및 C)을 개방하는 제 1 감광막 패턴(미도시)을 형성한다. 상기의 제 1 감광막 패턴을 식각 마스크로 하는 습식식각을 실시하여 제 2 및 제 3 영역(B 및 C)의 저유전율 산화막의 일부를 식각한다. 제 1 감광막 패턴을 제거한 다음 제 3 영역을 개방하는 제 2 감광막 패턴(미도시)을 형성한다. 제 2 감광막 패턴을 식각 마스크로 하는 습식식각을 실시하여 제 3 영역(C)의 저유전율 산화막을 제거한다. 상술한 열산화 공정, 감광막 마스킹 공정 및 습식 식각공정을 통한 두께 조절 방법 및 N2등의 이온주입을 통한 성장속도의 차를 이용한 방법외의 다양한 방법을 통하여 서로 다른 두께의 저유전율의 제 1 및 제 2 산화막(120 및 122)을 형성할 수 있다. 이로써, 제 1 및 제 2 영역(A 및 B)에 서로 다른 두께의 저유전율의 산화막이 형성된다.
이로써, 제 1 영역(A)에는 고유전율 산화막(130)과 제 1 산화막(120)으로 구성된 제 1 게이트 산화막(140)이 형성되고, 제 2 영역(B)에는 고유전율 산화막(130)과 제 2 산화막(122)으로 구성된 제 2 게이트 산화막(142)이 형성되고, 제 3 영역(C)에는 고유전율 산화막(130)만으로 구성된 제 3 게이트 산화막(144)이 형성된다.
한편, 고유전율 게이트 산화막(130) 증착전에 반도체 기판 표면이 O2에 의해 산화되는 것을 막기 위해 NH3에 의한 질화를 수행할 수 있다. 이는, CVD공정중에 반도체 기판 표면이 O2에 의해 산화되어 SiO2가 형성된다. 즉, SiO2막은 게이트 산화막의 유전율에 영향을 미치게 됨으로 순수한 고유전율의 산화막을 형성하기 위해 질화를 수행한다.
도 4c를 참조하면, 제 1 내지 제 3 영역(A 내지 C) 상부에 게이트 전극용 폴리 실리콘(150)을 증착한 다음 게이트 패터닝 공정을 실시하여 제 1 영역(A)에는 제 1 게이트 전극(160)을 형성하고, 제 2 영역(B)에는 제 2 게이트 전극(162)을 형성하고, 제 3 영역(C)에는 제 3 게이트 전극(164)을 형성한다. 상기 제 1 내지 제 3 게이트 전극(160 내지 164) 측벽에 측벽 스페이서(170)를 형성한 다음 이온주입 하여 정션영역을 형성한다.
상술한 바와 같이, 본 발명은 고유전율 산화막 이용하여 게이트 산화막을 형성함으로써 게이트 전극의 누설 전류를 방지할 수 있고, 0.1㎛ 이하의 디자인 룰을 갖는 게이트 전극을 형성할 수 있다.
또한, 동일한 두께의 고유전율 산화막과 서로 다른 두께의 저유전 산화막을 이용하여 각기 두께가 다른 트리플 게이트 산화막을 형성할 수 있고, 누설전류를 방지할 수 있으며, 소자의 신뢰성을 향상할 수 있다.
Claims (8)
- 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;상기 제 1 영역에 저유전율의 제 1 산화막을 형성하고, 상기 제 2 영역에는 저유전율의 제 2 산화막을 형성하며, 상기 제 3 영역에 저유전율의 제 3 산화막을 형성하는 단계;전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하여, 상기 제 1 영역에는 상기 저유전율의 제 1 산화막과 상기 고유전율의 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 저유전율의 제 2 산화막과 상기 고유전율의 산화막으로 이루어진 제 2 게이트 산화막을 형성하며, 상기 제 3 영역에는 상기 저유전율의 제 3 산화막과 상기 고유전율의 산화막으로 이루어진 제 3 게이트 산화막을 형성하는 단계;전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계; 및상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 및 제 3 산화막보다 두껍게 형성하고, 상기 저유전율의 제 2 산화막은 상기 저유전율의 제 3 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;상기 제 1 영역에 저유전율의 제 1 산화막을 형성하고, 상기 제 2 영역에는 저유전율의 제 2 산화막을 형성하는 단계;전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하여, 상기 제 1 영역에는 상기 저유전율의 제 1 산화막과 상기 고유전율의 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 저유전율의 제 2 산화막과 상기 고유전율의 산화막으로 이루어진 제 2 게이트 산화막을 형성하며, 상기 제 3 영역에는 상기 고유전율의 산화막만으로 이루어진 제 3 게이트 산화막을 형성하는 단계;전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계; 및상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;상기 제 1 영역에 저유전율의 제 1 산화막을 형성하는 단계;전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하는 단계;상기 제 2 영역에 저유전율의 제 2 산화막을 증착하여, 상기 제 1 영역에는 상기 저유전율의 제 1 산화막과 상기 고유전율의 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 고유전율의 산화막과 상기 저유전율의 제 2 산화막으로 이루어진 제 2 게이트 산화막을 형성하며, 상기 제 3 영역에는 상기 고유전율의 산화막만으로 이루어진 제 3 게이트 산화막을 형성하는 단계;전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계; 및상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 영역, 제 2 영역 및 제 3 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;전체 구조상부에 동일한 두께의 고유전율의 산화막을 형성하는 단계;상기 제 1 영역의 상기 고유전율 산화막 상에 저유전율의 제 1 산화막을 형성하고, 상기 제 2 영역의 상기 고유전율 산화막 상에 저유전율의 제 2 산화막을 형성하여, 상기 제 1 영역에는 상기 고유전율 산화막과 상기 제 1 산화막으로 이루어진 상기 제 1 게이트 산화막이 형성되고, 상기 제 2 영역에는 상기 고유전율 산화막과 상기 제 2 산화막으로 이루어진 제 2 게이트 산화막이 형성되며, 상기 제 3 영역에는 상기 고유전율 산화막으로 이루어진 제 3 게이트 산화막을 형성하는 단계;전체 구조 상부에 폴리 실리콘을 증착한 다음 게이트 패터닝 공정을 실시하여, 상기 제 1 영역에는 제 1 게이트 전극을 형성하고, 상기 제 2 영역에는 제 2 게이트 전극을 형성하며, 상기 제 3 영역에는 제 3 게이트 전극을 형성하는 단계; 및상기 제 1 내지 제 3 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 저유전율의 제 1 산화막은 상기 저유전율의 제 2 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 고유전율의 산화막은 높은 유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicate, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 사용하여 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저유전율의 제 1 내지 제 3 산화막은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 사용하여 열산화 방법 또는 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,상기 저유전율의 제 1 및 제 2 산화막은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 사용하여 열산화 방법 또는 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,상기 고유전율 게이트 산화막 형성전에 상기 반도체 기판이 O2에 의해 산화되는 것을 방지하기 위해 NH3에 의한 질화를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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