KR20030006993A - 반도체장치와 그 제조방법 - Google Patents

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야스다유리
기미즈카나오히코
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닛본 덴기 가부시끼가이샤
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Abstract

5 내지 7㎚의 막두께를 가진 실리콘산화막은 제1영역에 형성되고, 2 내지 3㎚의 막두께와 1 내지 3 atom%의 질소농도를 가진 실리콘산질화막은 제2영역에 형성되고, 1 내지 2㎚의 막두께와 3 내지 5 atom%의 질소농도를 가진 실리콘산질화막은 실리콘기판의 제3영역에 형성된다. 그 후, 라디칼질화는 실리콘산화막과 실리콘산질화막들에 적용된다.

Description

반도체장치와 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 요구된 특성이 다른 복수개의 종류의 트랜지스터들을 포함하는 반도체장치와 그 제조방법에 관한 것이고, 보다 상세하게는, 막두께와 질소농도가 다른 복수개의 종류의 게이트절연막들을 가지는 반도체장치와 이 반도체장치의 효율적인 제조방법에 관한 것이다.
몇 가지 종류의 트랜지스터들은 반도체장치에 요구되는 성능에 따라서 선택적으로 생산된다. 트랜지스터의 게이트절연막이 얇게 만들어질 때, 트랜지스터의 온전류가 증가하고, 고속성능이 향상된다. 그러나, 게이트절연막이 얇을 때, 터널전류는 게이트전극과 기판사이에 흐르고, 게이트리크전류가 증가하고, 트랜지스터의 전력소비는 증가한다. 반대로, 게이트절연막이 두껍게 만들어질 때는, 게이트리크전류가 감소하지만, 온전류는 감소하고 고속성능은 감소한다. 따라서, 트랜지스터에 고속성능이 요구될 때, 그것의 게이트절연막은 얇게 만들어진다. 게이트리크전류를 억제함으로써 트랜지스터의 전력소비를 감소시킬 필요가 있을 때, 그것의 게이트절연막은 두껍게 만들어진다. 실리콘산화막이나 실리콘산질화막은 일반적으로 게이트절연막으로 사용된다.
고성능트랜지스터(HP 트랜지스터)는 종래의 반도체장치의 코어부에 사용된다. 코어부는 고속의 논리연산처리를 실행하는 회로가 구비되는 부분이다. HP 트랜지스터의 게이트절연막의 막두께와 문턱전압은 다른 부분들에 제공된 트랜지스터들의 그것들보다 낮게 설정되어 있다. HP 트랜지스터는 게이트절연막의 막두께가 작게 될 때 증가하는 게이트리크전류와 문턱전압이 증가할 때 증가하는 오프전류를 억제함으로써 트랜지스터의 고속성을 결정하는 온전류의 확보를 우선하는 구조를 가지고 있다. 또한 오프전류는 일반적으로 서브문턱전류로 불리기도 하고, 트랜지스터의 게이트전위와 소스전위가 같게 될 때, 즉 트랜지스터가 오프될 때, 소스와 드레인 사이에 흐르는 리크전류이다.
게이트내전압이 우선시되는 트랜지스터(I/O트랜지스터)는 I/O부에 사용된다. I/O부는 다른 반도체장치로부터 데이터의 입출력을 행하는 회로가 구비된 부분이다. I/O트랜지스터의 게이트절연막의 막두께는 다른 부분에 있는 트랜지스터의 그것보다 높게 설정되고, 그것의 문턱전압은 코어부의 트랜지스터의 그것보다 높게 설정된다.
저전력트랜지스터(LP 트랜지스터)는 저전력부에서 사용된다. 저전력부는, 리크전류가 가능한 한 낮게 억제되는 회로가 스탠바이상태에서 전력소비를 제어하기위해 구비되는 부분이다. LP 트랜지스터의 게이트절연막의 막두께는 코어부의 게이트절연막의 막두께와 I/O부의 게이트절연막의 막두께사이의 값으로 설정된다. 이러한 구조로써, 게이트리크전류는 억제된다.
게다가, 어떤 경우에는 HP 트랜지스터와 LP 트랜지스터간의 특성들 사이의 특성을 갖는 중간성능트랜지스터(MP 트랜지스터)도 동일한 칩내에 형성된다. 일반적으로, MP 트랜지스터의 게이트절연막의 막두께는 HP 트랜지스터의 게이트절연막의 막두께와 동일하게 설정된다. MP 트랜지터의 오프전류는 그것의 문턱전압을 설정함으로써 HP 트랜지스터의 것보다 낮게 설정된다. MP 트랜지스터는 종래의 반도체장치의 코어부에 사용된다.
상술한 바와 같이, 일반적으로, HP 트랜지스터와 MP 트랜지스터에는 공통게이트절연막이 사용된다. 그리고, LP 트랜지스터의 게이트절연막의 막두께는 HP(MP) 트랜지스터의 게이트절연막의 그것보다 높게 설정되고, I/O 트랜지스터의 게이트절연막의 막두께는 LP 트랜지스터의 그것보다 높게 설정된다. 즉, 코어트랜지스터(HP 트랜지스터 및 MP 트랜지스터), LP 트랜지스터 및 I/O 트랜지스터의 세 종류의 트랜지스터들이 반도체장치에 사용된다. LP 트랜지스터의 오프전류는 약 1내지 50 pA/㎛도이고, LP 트랜지스터는 저전력소비가 요구되는 회로에 사용된다. 반도체장치의 제조단계를 간단하게 하기 위해서는 LP 트랜지스터의 게이트절연막을 스케일링하고 코어트랜지스터의 게이트절연막을 공통화하는 것이 바람직하다. 그러나, 게이트절연막들이 공통화되면, 게이트리크전류는 저전력소비가 우선시되는 회로의 오프전류를 초과하고, 게이트리크전류는 트랜지스터의 전력소비를 결정한다. 이 때문에, LP 트랜지스터의 게이트절연막의 막두께는 스케일되지 않고, 코아트랜지스터(HP 트랜지스터 및 MP 트랜지스터)의 게이트절연막의 그것과 다른 막두께로 설정된다. 이 같은 방법으로, 코어트랜지스터와 LP 트랜지스터의 게이트절연막들의 막두께들은 게이트리크전류를 감안하여 거의 그것들의 한계까지 감소한다.
실리콘산화물을 구성하는 게이트절연막에 질소(N)를 도입하고, 유전율을 증가하는 기술은 트랜지스터의 고속성능의 향상과 게이트리크전류의 억제를 동시에 하기 위해 적용되었다. 게이트절연막의 유전율을 증가시키는 것은 게이트절연막의 전기적 막두께를 감소하게 한다. 그 결과, 트랜지스터의 온전류는 증가하고, 트랜지스터의 속도도 증가한다. 대신에, 게이트절연막의 막두께는 유전율의 증가에 대응하는 양으로 증가될 수 있고 게이트리크전류는 감소될 수 있다.
게이트절연막에 질소를 도입하는 방법으로, 예를 들면, 열처리는 NO분위기에서 실리콘기판에 적용된다. 다른 방법으로, 실리콘가스, O2가스 및N2가스들은 절연막이 실리콘기판에 형성될 때 동시에 공급된다. 또한, 다른 방법으로, 실리콘산화막은 암모니아 분위기에서 어닐된다. 또 다른 방법으로, 실리콘산화막에 질소를 직접 주입하는 방법이 있다. 그러나 실리콘산화막에 도입된 질소의 양은 약 2내지 3 atom%정도이고, 이런 방법들에서 유전율이 충분하게 증가하지 않는 문제가 있다.
일본특개평6-140392호 공보에는 실리콘산화막을 라디칼질화하는 방법을 개시한다. 일본특개평6-140392호 공보에 개시된 방법에 의해서, 실리콘산화막이 형성된웨이프가 적재되고, 700 내지 900℃로 가열된다. 그 후, 챔버내에 NH3가스가 도입되고, VUV 플라즈마발광디스크램프는 Ar 플라즈마를 형성하기 위해 사용되고, 질소라디칼이 발생된다. 발생된 질소라디칼은 실리콘산화막을 직접 질화하는데 사용되고, 실리콘산질화막이 형성된다. 그 결과, 10 atom%를 초과하는 질소농도를 가진 실리콘산질화막이 형성된다. 질소라디칼은 한 개의 쌍이 아닌 전자를 가지는 질소이고 비라지칼질소와 비교해서 에너지가 크고 반응성이 높다. 또한 라디칼질화는 리모트플라즈마질화라고도 불린다.
그러나, 종래의 기술은 다음의 문제를 가진다. 즉, 라디칼질화가 서로 막두께가 다른 복수종류의 실리콘산화막들에 동시에 적용될 때, 다량의 질소가 두꺼운 막두께를 가진 실리콘산화막에 비교해서 얇은 막두께를 가진 실리콘산화막으로 도입된다.
그래서, 가장 얇은 실리콘산화막에 있어서, 질소는 이러한 실리콘산화막과 실리콘기판사이의 계면에 가장 빨리 도달한다. 다량의 질소가 실리콘산화막과 실리콘기판의 계면에 도달할 때, 실리콘산화막은 이 계면에 형성되고, 절연막의 물리적 막두께는 증가한다. 막두께가 과도하게 증가할 때, 유전막의 유전율의 증가는 막두께의 증가를 보상할 수 없고, 그 결과 전기적 막두께도 증가한다. 또한, 다량의 결함이 계면에 발생하고, 케리어 이동도는 감소한다. 그 결과, 트랜지스터의 성능이 감소한다.
트랜지스터의 성능을 증가시키기 위해, 가능한 한 다량의 질소를 두꺼운 절연막에 도입하고, 등가막두께(전기막두께)를 감소시키는 것이 바람직하다. 그러나, 과도한 라디칼질화가 종래의 반도체 제조방법에 이용될 때, 다량의 질소가 가장 얇은 절연막과 반도체기판의 계면에 도달하고, 트랜지스터의 성능이 감소한다. 이 같은 방법으로, 종래에는, 다른 막두께를 가진 절연막들이 동시에 라디칼 질화될 때, 얇은 막두께를 가진 절연막에 도입된 질소농도는 더욱 증가하고, 질화는 절연막과 반도체기판의 계면까지 미칠 수 있다.
본 발명의 목적은 게이트절연막들이 서로 다른 막두께를 가지는 복수 종류의 트랜지스터들을 가지며 이러한 개별적인 게이트절연막들의 질소농도가 최적화되는 반도체장치를 제공하는 데 있다. 본 발명의 다른 목적은 이러한 반도체장치의 제조방법을 제공하는 데 있다.
도 1a 내지 1d는 순서대로 배열되어 본 발명의 제1실시예에 따른 라디칼질화를 사용하는 반도체장치의 제조방법을 보여주는 단면도들,
도 2a 내지 2c는, 순서대로 배열되어 본 실시예에 따르는 라디칼질화를 사용하여 반도체장치를 제조하는 방법을 보여주는 단면도들로서, 도 1a 내지 도 1d에서 보여진 공정의 다음 단계들을 나타내는 단면도들,
도 3은, 가로축을 라디칼질화시간으로 하고 세로축을 게이트절연막의 등가산화막의 막두께 및 이러한 게이트절연막의 게이트리크전류로 하고, 산화막이 절연막으로서 사용될 때와 산질화막이 절연막으로서 사용될 때의 사이에 라디칼질화행동의 차이를 보여주는 그래프,
도 4는, 가로축을 게이트절연막의 막두께로 하고 세로축을 트랜지스터들의 온전류와 게이트리크전류로 하여, HP트랜지스터와 LP트랜지스터의 게이트절연막의 가용한 막두께의 범위들을 보여주는 그래프,
도 5a 내지 5d는 순서대로 배열되어 본 발명의 제2실시예에 따른 라디칼질화를 사용하여 반도체장치를 제조하는 방법을 보여주는 단면도,
도 6a 내지 6d는, 순서대로 배열되어 본 실시예에 따른 라디칼질화를 사용하여 반도체장치를 제조하는 방법을 보여주는 단면도들로서, 도 5a 내지 도 5d에서 보여진 공정의 다음 단계를 나타내는 단면도들,
도 7a 내지 7d는 순서대로 본 발명의 제3실시예에 따른 라디칼질화를 사용하여 반도체장치를 제조하는 방법을 보여주는 단면도들, 및
도 8a 내지 8c는, 본 실시예에 따른 라디칼질화를 사용하는 반도체장치의 제조방법을 보여주는 단면도들로서, 도 7a내지 도 7d에서 보여진 단계들의 다음 단계들을 순서대로 보여주는 단면도들.
<도면의 주요부분에 대한 부호의 설명>
1:실리콘기판2:소자분리트렌치
3,4,5:영역6:실리콘산화막
7,9:레지스터8,10:실리콘산질화막
11,12,13:실리콘산질화막 11a,12a,13a:라지칼질화막
11b,12b,13b:비라지칼질화막14,16:파선
15,17:실선30,31:레지스터
18:종래의 HP트랜지스터의 게이트절연막의 막두께 범위
19:종래의 MP트랜지스터의 게이트절연막의 막두께 범위
20:본 발명의 HP트랜지스터의 게이트졀연막의 막두께 범위
21:본 발명의 MP트랜지스터의 게이트절연막의 막두께 범위
32:선(절연막이 산질화막일 때 게이트리크전류)
33:선(절연막이 산화막일 때 게이트리크전류)
34:선(절연막이 산질화막일 때 등가막의 막두께)
35:선(절연막이 산화막일 때 등가막의 막두께)
51:실리콘기판52:소자분리트렌치
53,54,55:영역56:실리콘산화막
57,59:레지스트58.60:실리콘산질화막
61,62,63:실리콘산질화막61a ~ 63a:실리콘산화막
61b ~ 63b:비실리콘산화막
본 발명에 따른 반도체장치는 반도체기판과 서로 다른 막두께와 질소농도를 가진 게이트절연막들을 구비한 복수 종류의 트랜지스터들을 포함한다. 게이트절연막들을 형성하기 위해, 막두께와 질소농도가 다른 복수 종류의 절연막이 형성되고, 라디칼질화가 이러한 절연막들에 행해진다.
두꺼운 막두께를 가진 게이트절연막이 두꺼운 질소농도를 가지도록 복수 종류의 게이트절연막들을 형성하는 것이 바람직하다. 그래서, 얇은 막두께를 가진 게이트절연막에서, 질소는 게이트절연막과 반도체기판간의 계면에 도달하지 못하게 된다. 동시에, 두꺼운 막두께를 가진 게이트절연막에서, 질소농도는 증가하고, 유전율은 증가하고, 이러한 게이트절연막이 구비된 트랜지스터에서는 고속성능이 향상된다.
본 발명에 따른 다른 반도체장치는 반도체기판과, 막두께와 질소농도가 서로 다른 게이트절연막들을 구비한 복수 종류의 트랜지스터들을 포함한다. 비라디칼질화층은 게이트절연막들에서의 반도체기판과 접촉하는 면에 구비된다. 비라디칼질화층은 라디칼질소가 라디칼질화시에 도달하지 않는 영역을 의미한다.
본 발명에 따른 반도체장치의 제조공정에, 반도체기판위에는 막두께와 질소농도기 서로 다른 복수 종류의 절연막들이 형성된다. 그 후, 라디칼질화는 복수 종류의 게이트절연막들을 형성하기 위해 이러한 절연막들에 행해진다.
본 발명에서는, 반도체기판상에 질소를 함유하는 절연막들이 형성되기 때문에, 함유된 질소는 라디칼질화에 의해서 게이트절연막들에 도입되는 질소량을 임의적으로 제어하기 위해 라디칼질화로 도입된 질소를 막는다. 그러므로, 서로 다른 복수 종류의 절연막들의 질소농도를 서로 다르게 만??으로써, 복수 종류의 게이트절연막들의 질소농도는 개별적으로 최적으로 제어된다.
복수 종류의 절연막들은 얇은 막두께를 가진 절연막이 두꺼운 질소농도를 가지도록 형성된다. 결과적으로, 질소의 도입은 라디칼질화시 얇은 막두께를 가진 절연막에서 더욱 효과적으로 막아진다. 그 결과, 얇은 막두께를 가진 절연막에서, 질소는 절연막과 반도체기판간의 계면에 도달하는 것이 방지된다. 동시에, 두꺼운 막두께를가진 절연막에서, 다량의 질소가 라디칼질화시에 도입된다.
복수 종류의 절연막들을 형성하는 단계에서, 제2 및 그 다음의 절연막들을다음과 같이 형성하는 것이 가능하다. 즉, 반도체기판의 표면은 복수의 영역으로 나뉘고, 제1절연막은 개별 영역들을 덮하도록 형성된다. 그 후, 제2영역에 형성된 제1절연막은 선택적으로 제거되고, 제1절연막보다 얇은 막두께와 두꺼운 질소농도를 가진 제2절연막이 제2영역에 형성된다. 제2절연막이 형성된 후, 제n(n 은 3보다 큰 자연수) 영역에 형성된 절연막은 제거되고, 제(n-1)영역에 형성된 절연막보다 얇은 막두께와 두꺼운 질소농도를 가진 절연막은 제n영역에 형성된다. 결과적으로, 막두께가 얇은 제2절연막은 막두께가 두꺼운 제1절연막의 형성 후에 형성되므로, 제2절연막은 제1절연막이 형성될 때 손상을 입지 않는다.
복수 종류의 절연막들을 형성하는 단계에서, 제2 및 그 다음의 절연막들을 다음과 같이 형성할 수 있다. 즉, 반도체기판의 표면은 복수의 영역으로 나뉘고, 제1절연막은 각 영역들은 덮하도록 형성된다. 그 후, 제2영역에 형성된 제1절연막은 선택적으로 제거되고, 제1절연막보다 두꺼운 막두께와 얇은 질소농도를 가진 제2절연막이 제2영역에 형성된다. 제2절연막이 형성된 후, 제n(n 은 3보다 큰 자연수)영역에 형성된 절연막은 제거되고, 제(n-1)영역에 형성된 절연막보다 두꺼운 막두께와 얇은 질소농도를 가진 절연막은 제n영역에 형성된다. 보호막은 절연막이 제n영역에 형성될 때 제1영역 내지 제(n-1)영역들에 형성되어 제n영역에 형성되는 절연막이 이러한 영역들에 형성되지 못하도록 한다. 이러한 구성에서, 제2절연막은 보호막이 제1절연막에 형성되는 동안 형성되기 때문에, 제2절연막을 형성하기 위한 단계가 제1절연막의 막두께와 질소농도에 의해 영향을 받지 않는 것이 가능하다. 예를 들면, 보호막은 실리콘질화막이어도 된다.
반도체기판은 실리콘기판인 것이 바람직하고, 절연막을 형성하는 단계는 실리콘 산화 혹은 산질화막을 형성하기 위해 실리콘기판의 표면층을 산화 또는 산질화하는 단계인 것이 바람직하다. 결과적으로, 실리콘기판의 표면층은 질화되거나 산질화되기 때문에, 절연막들은 쉽게 형성된다.
라디칼질화시에, 질소라디칼은 제1챔버내에 형성되고, 이 질소라디칼은 제1챔버와 연결되고 반도체기판을 저장하는 제2챔버에 도입되고, 질소라디칼은 제2챔버의 반도체기판에 형성된 절연막과 접촉하는 것이 바람직하다.
결과적으로, 반도체기판이 놓인 제2챔버의 외부에 질소라디칼을 형성하기 위해 플라즈마는 형성된다. 그 결과, 플라즈마를 반도체기판위의 절연막의 손상으로부터 보호할 수 있다.
본 발명에 따른 반도체장치의 다른 제조방법에서는, 막두께가 서로 다른 복수 종류의 절연막들이 반도체기판상에 형성된다. 그 후, 질소가 가장 얇은 막두께를 가진 절연막과 반도체기판간의 계면에 도달하지 못하도록, 라디칼질화는 절연막들에 행해진다. 그 결과, 복수 종류의 게이트절연막들이 형성된다.
이런 식으로 본 발명에서는, 반도체장치가 복수 종류의 트랜지스터들을 포함하고 이러한 트랜지스터들의 게이트절연막들의 막두께들이 서로 다를 때, 질소농도는 각 게이트절연막들에 최적화된다. 결과적으로, 각 트랜지스터들의 특성들, 즉 고속성능과 게이트리크전류는 최적화된다.
<실시예>
다음은 첨부된 도면을 통하여 본 발명의 실시예를 명확하게 설명한다. 첫째,본 발명의 제1실시예를 설명할 것이다. 도 1a 내지 1d 및 도 2a 내지 2c들은, 단면도들이 연속적으로 배열되면서, 본 실시예에 따른 라디칼질화를 사용하는 반도체장치의 제조공정을 나타내는 단면도들이다. 처음으로, 도 1a에서 보듯이, 실리콘기판(1)이 챔버(도시되지 않음)에 위치한다. 실리콘기판(1)에 소자분리트렌치(2)가 형성되고, 이는 영역 3에서 영역 5로 실리콘기판(1)의 표면을 나눈다. 그 후, 도 1b에서 보듯이, 실리콘기판(1)에 열처리가 적용되어 실리콘기판(1)의 표면은 산화되며, 5 내지 7nm의 막두께를 가진 실리콘산화막(6)이 영역들(3내지 5)에 형성된다. 열처리 상태에서, 대기가스는 1:1의 비율로 H2와 O2를 혼합함으로써 발생한 1atm의 압력을 가진 가스이며, 온도는 약 750°C정도이고, 처리시간은 약 20분정도이다.
그 후, 도1c에서 보듯이, 영역 4에서 오프닝을 가진 레지스트(7)는 실리콘산화막(6)에 형성된다. 이 과정 후, 실리콘산화막(6)은 마스크로서 이 레지스트(7)에 에치되고, 실리콘산화막(6)은 영역 4에서 제거된다. 그 후, 레지스트(7)는 제거되고, 도 1d에서 보듯이, 산질화가 적용된다. 이 산질화는 1.3 내지 6.7KPa의 압력과 500 내지 700°C의 온도의 NO대기에서 10 내지 30초동안 적용된다. 이때, 계속해서 산질화는 6.7 내지 20KPa의 압력과 900 내지 1050°C의 온도의 O2대기에서 50 내지 100초동안 적용된다. 결과적으로, 2 내지 3nm의 막두께와 1 내지 3 atom%의 질소농도를 가진 실리콘산질화막(8)이 영역(4)에 형성된다. 실리콘산화막(6)은 영역들(3 및5)에서 더 많이 혹은 더 적게 산질화된다.
그 후, 영역(5)에서 오프닝을 가지는 레지스트(9)는 도 2a에서 형성된다. 영역(5)위의 실리콘산화막(6)(도 1d)은 마스크로서 이 레지스트(9)에 에치되고, 실리콘산화막(6)은 제거된다. 그 후, 레지스트(9)는 제거되고, 산질화는 1.3 내지 6.7KPa의 압력과 500 내지 700°C의 온도의 NO대기에서 10 내지 20초 동안 적용된다. 결과적으로, 1 내지 2nm의 막두께와 3 내지 5 atom%의 질소농도를 가진 실리콘산질화막(10)이 영역(5)에 형성된다. 실리콘산화막(6)과 실리콘산질화막(8)은 이 과정에서 더 많이 혹은 더 적게 산질화된다.
그 후, 라디칼질화는 도 2c에서 실리콘산화막(6) 및 실리콘산질화막들(8 및 10)에 적용된다. 도 2c에서 N*는 질소라디칼을 가리킨다. 질소라디칼은 실리콘기판(1)이 놓인 챔버와 연결된 다른 챔버에 형성된다. 질소라디칼을 형성하는 상태에서, 1:1의 비율로 He 과 N2를 혼합함으로써 발생한 혼합가스는 370 내지 400Pa의 압력을 제공하기 위해서 다른 챔버에 채워지고, 500 내지 600°C로 가열된다. 3000W의 출력을 가진 마이크로파가 이 가열된 가스에 의해 영향을 받는다. 결과적으로, 플라즈마는 질소라디칼을 형성하기 위해 형성된다. 암모니아가 혼합가스의 대체로 질소라디칼을 생성하기 위한 소스재료로 사용될지도 모른다. 질소라디칼은 실리콘기판(1)이 놓인 챔버에 도입되어, 실리콘기판(1)에 형성된 실리콘산화막(6) 및 실리콘산질화막들(8 및 10)과 접촉한다. 결과적으로, 실리콘산화막(6) 및 실리콘산질화막들(8 및 10)은 라디칼질화된다. 라디칼질화를 위한 시간은 80 내지 150 초이다. 본 실시예에서 있어서, 질소라디칼(N*)은 N+라디칼, N라디칼 및 N2 라디칼의 혼합이다.
이 과정에서, 실리콘산화막(6) 및 실리콘산질화막들(8 및 10)은 표면에서부터 질화된다. 실리콘산화막(6)은 소량의 질소를 포함하기 때문에, 라디칼질화에 도입된 질소는 차단되지 않고, 결과적으로 질소농도는 증가한다. 그 결과, 10 내지 15 atom%의 질소농도를 가진 실리콘산질화막(11)이 형성되도록 실리콘산화막(6)은 라디칼질화된다.
2 내지 3 atom%의 질소가 실리콘산질화막(8)에 도입되었다. 그래서 이 질소는 블록으로 제공되고, 라디칼질화시 실리콘산질화막(8)에 도입된 질소량은 실리콘산화막(6)에 도입된 그것보다 작다. 그 결과, 8 내지 12 atom%의 질소농도를 가진 실리콘산질화막(12)이 형성되도록 실리콘산질화막(8)은 라디칼질화된다. 3 내지 5 atom%의 질소가 실리콘산질화막(10)에 도입되었다. 이 질소는 블록으로 제공되고, 라디칼질화시 실리콘산질화막(10)에 도입된 질소량은 실리콘산질화막(8)에 도입된 그것보다 작다. 그래서, 실리콘산질화막(10)은 라디칼질화되고, 6 내지 10 atom%의 질소농도를 가진 실리콘산질화막(13)이 형성된다. 실리콘산질화막들(11 내지 13)은 각각 트랜지스터의 게이트절연막으로 작용한다. 이 과정 후, 게이트폴리는 게이트전극들(도시되지 않음)을 형성하기 위해 실리콘산질화막들(11 및 13)에 성장된다. 결과적으로, 복수 종류의 트랜지스터들을 가지는 반도체장치가 제조된다.
도 2c에서 보듯이, 본 실시예의 반도체장치에 있어서, 실리콘기판(1)은 구비된다. 소자분리트렌치(2)는 영역들(3내지 5)로 실리콘기판(1)의 표면을 나눈다. 트랜지스터의 게이트절연막으로서 제공되는 실리콘산질화막들(11 내지 13)은 각각이 영역들(3 내지 5)에 형성된다. 실리콘산질화막(11)은 5 내지 7nm의 막두께와 10 내지 15 atom%의 질소농도를 가진다. 실리콘산질화막(12)은 2 내지 3nm의 막두께와 8 내지 12 atom%의 질소농도를 가진다. 실리콘산질화막(13)은 1 내지 2nm의 막두께와 6 내지 10 atom%의 질소농도를 가진다. 표면에서 가장 높도록 제공되는 질소농도는, 실리콘산질화막(11 내지 13)의 막두께 방향에서 표면으로부터 실리콘기판(1)의 계면으로 완만하고 연속적으로 증가하고, 소량의 질소가 실리콘기판(1)의 계면에 도입된다. 그래서, 실리콘산질화막(11 내지 13)은, 각각 라디칼질화시 라디칼질소가 도달하는 상층에 형성된 라디칼질화층들(11a 내지 13a)을 포함하고, 라디칼질화시 라디칼질소가 도달하지 않는 저층에 형성된 비라디칼질화층들(11b 내지 13b)을 포함한다.
본 실시예에 있어서, 실리콘산질화막이 게이트절연막으로 사용되기 때문에, 실리콘산화막이 사용된 경우와 비교해서 유전율은 증가될 수 있다. 그래서, 게이트절연막의 유효 막두께는 스케일될 수 있기 때문에, 게이트리크전류는 증가될 수 있다.
라디칼질화는 실리콘산질화막으로 질소를 도입하기 위해 사용되기 때문에, 질소는 실리콘산질화막의 표면으로부터 도입될 수 있다. 그래서, 비라디칼질화층들(11b 내지 13b)은 실리콘산질화막들(11 내지 13)내의 실리콘기판(1)의 계면 가까이에 형성된다. 그 결과, 질화층의 형성과 결함의 발생은 실리콘기판과 실리콘산질화막간의 계면에서 억제된다. 본 실시예는 서로 다른막두께를 가진 복수의 게이트절연막들(실리콘산질화막들(11 내지 13))에 비라디칼질화층들(11b 내지 13b)을 각각 형성하는 공정예이다. 그러나, 본 발명에서 서로 다른 막두께를 가진 복수의 게이트절연막들에 동시에 라디칼질화가 적용될 때, 어떠한 게이트절연막들에서도 게이트절연막들 및 반도체기판간의 계면에 다량의 질소를 도입할 필요는 없다.
막두께와 질소농도가 서로 다른 실리콘산화막(6)과 실리콘산질화막들(8 및 10)은 실리콘기판(1)상에 형성되고, 그 후, 본 실시예에 따른 라디칼질화가 적용된다. 그 결과, 실리콘산질화막들(8 및10)에서의 질소는 라디칼질화 동안에 실리콘산질화막(8 및10)으로 도입되는 질소를 막는다. 이 단계에서, 가장 얇은 막두께를 가진 실리콘산질화막(10)이 다량의 질소를 함유하며 가장 두꺼운 막두께를 가진 실리콘산화막(6)은 질소를 함유하지 않으면서 라디칼질화는 행해진다. 결과적으로, 질소가 실리콘산질화막(10)과 실리콘기판(1)간의 계면에 도달되지 못하게 하면서 유전율을 증가시키고 유효 막두께를 감소시키기 위해 충분한 양의 질소가 실리콘산화막(6)에 도입된다. 그래서, 예를 들면, 실리콘산질화막(11)이 I/O 트랜지스터의 게이트절연막으로 사용될 때, 실리콘산질화막(12)은 LP 트랜지스터의 게이트절연막으로 사용되고, 실리콘산질화막(13)은 코어트랜지스터의 게이트절연막으로 사용되고, 각 트랜지스터들의 성능은 최적화된다. 이 경우, 코어트랜지스터의 게이트절연막으로 사용된 실리콘산질화막(13)은 게이트리크전류를 억제하기 위해 1nm나 그 이상의 막두께를 가지는 것이 바람직하다. 또한, I/O 트랜지스터의 게이트절연막으로 사용된 실리콘산질화막(11)은 내압성능을 확보하기 위해 5nm 나 그 이상의 막두께를 가지는 것이 바람직하다.
다음으로, 게이트절연막들을 형성하기 위해 절연막들에 라디칼질화를 적용하는 단계에서 라디칼질화 전에, 절연막으로서 산화막이 사용될 때와 산질화막이 사용될 때 사이에서 라디칼질화행동의 차이점을 서술한다. 도 3은 라디칼질화시간을 가로축으로 하고 게이트절연막의 등가산화막의 막두께 및 게이트절연막의 게이트리크전류를 세로축으로 하여, 산화막이 절연막으로서 사용될 때와 산질화막이 절연막으로서 사용될 때 사이의 라디칼질화행동의 차이를 나타내는 그래프이다. 절연막의 등가산화막의 막두께는 질소도입의 결과로 인한 유전율의 변화를 고려하면서 절연막의 물리적 막두께를 등가산화막의 막두께로 변환시킴으로써 얻어진다. 등가막두께는 소위 전기적 막두께라고 한다. 선(32)은 절연막이 산질화막일 때의 게이트리크전류를 나타내고, 선(33)은 절연막이 산화막일 때의 게이트리크전류를 나타낸다. 선(34)은 절연막이 산질화막일 때의 등가막의 막두께를 나타내고, 선(35)은 절연막이 산화막일 때의 등가막의 막두께를 나타낸다.
도 3에서 보듯이 절연막이 산화막일 때, 라디칼질화의 시간이 길면, 질소는 산화막과 기판의 계면에 도달하고, 물리적 막두께는 증가한다. 결과적으로, 게이트리크전류는 선(33)에서처럼 감소하고, 동시에 등가산화막의 막두께는 선(35)에서처럼 증가하며, 따라서 트랜지스터의 고속성능도 감소한다. 그래서, 라디칼질화의 시간은 길지 않아야 하고 짧게 설정되어야 한다.
한편, 절연막이 산질화막일 때, 이러한 산질화막으로 도입되었던 질소는 라디칼질화에 의해 질소가 도입되는 것을 막는 효과가 있다. 결과적으로, 선(34)에서보듯이, 전기적 막두께와 물리적 막두께 둘 다의 증가는 라디칼질화시간에 대하여선(35)보다 완만하게 된다. 그래서, 라디칼질화 시간은 길어질 수 있다. 따라서, 산질화막이 얇은 막두께를 가진 절연막으로서 형성될 때, 산화막은 두꺼운 막두께를 가진 절연막으로서 형성되고, 그 후 라디칼질화가 적용되어, 충분한 양의 질소가 두꺼운 막두게를 가진 절연막에 도입된다. 이에 의해서, 라디칼질화의 단독적인 적용만으로, 각 절연막들에 있어서 최적의 질소농도를 얻을 수 있다.
일반적으로, 실리콘산질화막은 실리콘산질화막에 레지스터를 도포하는 단계와 실리콘산질화막으로부터 레지스터를 제거하는 단계에서 손상을 입는다. 그러나, 본 실시예에 있어서, 가장 얇은 실리콘산질화막(10)은 가장 늦게 형성된다. 그래서, 레지스터는 반도체장치의 제조공정에 실리콘산질화막(10)상에 형성되지 않고 실리콘산질화막(10)도 손상받지 않는다. 그러므로, 반도체장치의 신뢰성은 증가한다.
MP(LP) 트랜지스터의 게이트절연막이 스케일될 때, MP(LP) 트랜지스터의 게이트절연막과 HP 트랜지스터(코어 트랜지스터)의 게이트절연막은 본 발명에 있어서 같은 막두께를 가질 수 있다. 도 4는 HP 트랜지스터와 MP 트랜지스터의 게이트절연막의 가능한 막두께의 범위를 나타낸 그래프이다. 게이트절연막의 막두께가 가로축에 설정되고, 온전류와 트랜지스터의 게이트리크전류는 세로축에 설정되어 있다. 도 4에서, 파선(14)은 게이트절연막의 막두께와 게이트절연막이 실리콘산화막인 종래의 트랜지스터의 온전류 사이의 관계를 나타낸다. 같은 도면에서 파선(16)은 게이트절연막의 막두께와 이러한 종래의 트랜지스터의 게이트리크전류 사이의 관계를나타낸다. 실선(15)은 게이트절연막의 막두께와 게이트절연막이 본 발명의 실리콘산질화막인 트랜지스터의 온전류 사이의 관계를 나타내고 있다. 실선(17)은 게이트절연막의 막두께와 이러한 트랜지스터에서 게이트리크전류 사이의 관계를 나타낸다
도 4에서 보듯이, HP(MP) 트랜지스터의 온전류(파선(14))는 ION,MIN(HP)이거나 그보다 높아야 하므로, HP(MP) 트랜지스터의 게이트절연막의 막두께는 종래의 트랜지스터 구조에서는 범위(18)내에 있어야 한다. LP 트랜지스터의 게이트리크전류(파선(16))는 Ig,MAX(LP)이거나 그보다 낮아야 하므로, LP 트랜지스터의 게이트절연막의 막두께는 종래의 트랜지스터 구조에서는 범위(19)내에 있어야 한다. 범위(18)와 범위(19)는 서로 겹치지 않기 때문에, HP(MP) 트랜지스터의 게이트절연막의 막두께와 LP 트랜지스터의 게이트절연막의 막두께는 서로 독립적으로 설정될 필요가 있다. 그래서, HP(MP) 트랜지스터와 LP 트랜지스터는 공통게이트절연막을 가지지 않는다.
한편, 본 발명의 HP(MP) 트랜지스터(실선15)의 온전류는 종래의 HP(MP) 트랜지스터의 그것보다 크므로, 본 발명의 HP(MP) 트랜지스터의 게이트절연막의 막두께는 범위(20)내로 설정되는 것이 가능하다. 또한, 본 발명의 LP 트랜지스터의 게이트리크전류(실선17)는 종래의 LP 트랜지스터의 게이트리크전류보다 작으므로, 본 발명의 LP 트랜지스터의 게이트절연막의 막두께를 범위(21)내로 설정하는 것이 가능하다. 도 4에서 보듯이, 범위(20)와 범위(21)은 서로 겹치기 때문에, 게이트절연막이 게이트절연막의 범위들(20 및 21)이 겹치는 범위내에서 그것의 막두께를 가지도록 만들어지는 경우, 이 게이트절연막은 HP(MP) 트랜지스터와 LP 트랜지스터 모두에 적용될 수 있다. 즉, 본 발명에 있어서, 온전류를 확보하고 동시에 게이트리크전류를 감소시키는 것이 가능한 막두께가 존재한다. 그래서, 게이트절연막은 HP(MP) 트랜지스터와 LP 트랜지스터에 공통으로 사용될 수 있다.
다음으로 본 발명의 제2실시예를 서술한다. 도 5a 내지 5d 및 도 6a 내지 6d들은 공정순서로 배열되어 본 실시예에 따른 라디칼질화를 사용하여 반도체장치를 제조하는 방법을 보여주는 단면도들이다. 먼저, 도 5a에서 보듯이, 실리콘기판(1)이 챔버(도시되지 않음)내에 놓인다. 소자분리트렌치(2)는 실리콘기판(1)상에 형성되어, 실리콘기판(1)을 영역(3) 내지 영역(5)으로 나눈다. 그 후, 열처리가 실리콘기판(1)에 적용될 때, 실리콘기판(1)의 표면은 산화되어, 도 5b에서 보듯이, 1 내지 2㎚의 막두께와 3 내지 5 atom%의 질소농도를 가진 실리콘산질화막(10)이 영역들(3 내지 5)에 형성된다. 실리콘산질화막(10)은 1.3 내지 6.7㎪의 압력과 500 내지 700℃의 온도의 NO분위기에서 10 내지 30초동안 적용된다.
그 후, 실리콘질화막(36)이 실리콘산질화막(10)상에 형성되고, 도 5c에서 보듯이, 영역(4)에 개구를 가진 레지스터(30)가 실리콘질화막(36)상에 형성된다. 실리콘질화막(36)과 실리콘산질화막(10)은 이 레지스터(30)를 마스크로하여 에치되고, 실리콘질화막(36)과 실리콘산질화막(10)은 영역(4)에서 제거된다. 그 후, 레지스터(30)는 제거되고, 도 5d에서 보듯이, 산질화가 적용된다. 이 산질화는 1.3 내지 6.7㎪의 압력과 500 내지 700℃의 온도의 NO분위기에서 10 내지 30초 동안 적용되고, 그 후, 계속해서 6.7 내지 20㎪의 압력과 900 내지 1050℃의 온도의 O2분위기에서 50 내지 100초 동안 산질화가 적용된다. 결과적으로, 실리콘산질화막(10)의 막두께와 질소농도가 영역들(3 및 5)에서 유지되면서, 2 내지 3㎚의 막두께와 1 내지 3 atom %의 질소농도를 가진 실리콘산질화막(8)이 영역(4)에 형성된다.
그 후, 실리콘질화막(36)(도 5d)은 제거되고, 새롭게 실리콘질화막(37)이 형성되고, 도 6a에서 보듯이, 영역(3)에 개구를 가진 레지스터(31)가 형성된다. 이 단계 후, 실리콘질화막(37)과 실리콘산질화막(10)은 레지스터(31)를 마스크로하여 에치되고, 실리콘질화막(37)과 실리콘산질화막(10)은 영역(3)에서 제거된다. 그 후, 레지스터(31)는 제거되고, 도 6b에서 보듯이, 열처리가 적용된다. 열처리를 위한 조건들로서, 분위기가스는 1atm의 압력을 가진 혼합가스이고, 혼합가스는 1:1의 비율로 H2와 O2를 혼합함으로써 생성되고, 온도는 약 750℃이고, 열처리는 약 20분동안 적용된다. 열처리 후, 실리콘질화막(37)은 제거된다. 결과적으로, 실리콘산질화막들(8 및 10)의 막두께와 질소농도가 유지되면서, 영역(3)상에 5 내지 7㎚의 막두께를 가진 실리콘산화막(6)이 형성된다.
그 후, 도 6d에서 보듯이, 라디칼질화는 실리콘산화막(6)과 실리콘산질화막들(8 및 10)에 적용된다. 도 6d에서 N*는 질소라디칼을 가리킨다. 본 실시예에 있어서, 라디칼질화는 위에서 설명한 제1실시예에서 라디칼질화와 같다.
그 결과, 제1실시예처럼, 실리콘산화막(6)은 10 내지 15 atom%의 질소농도를 가진 실리콘산질화막(11)을 형성하기 위해 라디칼질화된다. 실리콘산질화막(8)은 8내지 12 atom%의 질소농도를 가진 실리콘산질화막(12)을 형성하기 위해 라디칼질화된다. 실리콘산질화막(10)은 6 내지 10 atom%의 질소농도를 가진 실리콘산질화막(13)을 형성하기 위해 라디칼질화된다. 실리콘산질화막들(11 내지 13)은 각각 트랜지스터들의 게이트절연막으로서의 기능을 한다. 이 단계 후, 게이트폴리가 실리콘산질화막들(11 및 13)상에서 성장하여 게이트전극들(도시되지 않음)을 형성한다. 결과적으로, 복수 종류의 트랜지스터들을 가지는 반도체장치가 제조된다. 본 실시예에 따른 공정에 의해 제조된 반도체장치는 제1실시예의 반도체장치와 동일한 구조를 가진다.
본 실시예에 있어서, 영역(4)에서만 개구를 가지는 레지스터(30)는 도 5c에서 보인 단계에서 형성되고, 실리콘산질화막(8)은 도 5d에 보인 단계에서 영역(4)에만 형성된다. 그러나, 영역들(3 및 4)에서 개구를 가지는 레지스터가 도 5c의 단계에서 형성될 수 있고, 실리콘산질화막(8)이 영역들(3 및 4)에 도 5d에서 보인 단계에서 형성될 수 있다.
제1실시에서처럼, 본 실시예에서도, 실리콘산질화막이 게이트절연막으로 사용되기 때문에, 실리콘산화막이 사용되는 경우와 비교해서 유전율은 증가될 수 있다. 그래서, 게이트절연막의 유효 막두께는 스케일될 수 있고, 동시에 물리적 막두께도 증가하고, 게이트리크전류는 감소될 수 있다.
실리콘산질화막들(8 및 10)에서의 질소는 라디칼질화시에 실리콘산질화막들(8 및 10)로 도입된 질소를 막는다. 그러므로, 충분한 양의 질소가 실리콘산화막(6)으로 도입되어 유전율을 증가시키고 유효 막두께를 감소시키고 질소는 실리콘산질화막(10)과 실리콘기판(1)의 계면에 도달하지 못한다. 결과적으로, 각 트랜지스터들의 성능은 최적화된다.
본 실시예에 따른 반도체장치의 제조는 제1실시예와 비교해 다음의 효과를 가진다. 도 5b에 보인 단계에서 영역(5)에 형성된 실리콘산질화막(10)은 도 5d에 보인 단계에서의 산질화시에 실리콘질화막(36)에 의해 보호된다. 또한 실리콘산질화막(10)은 도 6b에 보인 단계에서의 산질화시 실리콘질화막(37)에 의해 보호된다. 그래서, 실리콘산질화막(10)은 이러한 산질화 단계들공정에서 질화되지 않는다. 같은 방법으로, 도 5d의 단계에서 영역(4)에 형성된 실리콘산질화막(8)은 도 6B의 단계에서의 산질화시 실리콘질화막(37)과 레지스터(31)에 의해 보호된다. 그래서, 실리콘산질화막(8)은 이러한 산질화시에 질화되지 않는다. 결과적으로, 실리콘산질화막들(8 및 10)에서의 질소농도들은 라디칼질화시에 정확히 제어된다. 그 결과, 라디칼질화시에 형성된 실리콘산질화막들(11 및 13)에서 질소농도는 정교하게 제어된다.
그러나, 실리콘질화막들(36 및 37)이 형성되고 실리콘산질화막(10)에서 제거되기 때문에, 제1실시예와 비교해서 본 실시예에 보인 단계에서 실리콘산질화막(10)이 손상되기 쉽다. 그래서, 반도체장치의 신뢰성은 어느 정도 증가한다. 그러므로, 반도체장치의 신뢰성이 실리콘산질화막들(11 내지 13)에서의 질소농도들의 정확도보다 우선시될 때는, 반도체장치의 제조를 위해 제1실시예의 방법을 사용하는 것이 바람직하다. 반면에, 실리콘산질화막들(11 내지 13)에서 질소농도의 정확도가 반도체장치의 신뢰성보다 우선시될 때는, 반도체장치의 제조를 위해 제2실시예의 방법을 사용하는 것이 바람직하다.
다음으로 본 발명의 제3실시예를 서술한다. 도 7a 내지 7d 및 도 8a 내지 8c는 연속적으로 배열되어 본 실시예에 따른 라디칼질화를 사용하여 반도체장치를 제조하는 방법을 보여주는 단면도들이다. 먼저, 도 7a에서 보듯이, 실리콘기판(51)이 마련된다. 소자분리트렌치들(52)은 영역(53) 내지 영역(55)으로 실리콘기판(51)의 표면을 나눈다. 그 후, 도 7b에서 보듯이, 5 내지 7㎚의 막두께를 가진 실리콘산화막(56)이 실리콘기판(51)의 영역들(53 내지 55)에 열산화에 의해 형성된다. 이러한 열산화의 조건으로서, 분위기가스는 1atm의 압력을 가진 혼합가스이며, 이 혼합가스는 1:1의 비율로 H2와 O2를 혼합함으로써 생산되고, 온도는 약 750℃ 정도이고, 산화시간은 약 20분이다.
그 후, 도 7c에서 보듯이, 영역(54)에 개구를 가지는 레지스터(57)가 실리콘산화막(56)상에 형성된다. 실리콘산화막(56)은 레지스터(57)를 마스크로하여 에치되고, 실리콘산화막(56)은 영역(54)에서 제거된다. 그 후, 레지스터(57)는 제거되고, 도 7d에서 보듯이, 실리콘산화막이 형성된다. 실리콘산화막은 6.7 내지 20㎪의 압력과 900 내지 1050℃의 온도의 O2분위기에서 50 내지 100초 동안의 열처리에 의해 형성되거나, 혹은 1:1의 비율로 H2 와 O2를 혼합함으로써 생성되고 1atm의 압력과 약 750°C의 온도를 가진 혼합가스의 분위기에서의 약 10분동안의 처리에 의해 형성된다. 결과적으로, 영역(54)에 2 내지 3㎚의 막두께를 가진 실리콘산화막(58)이 형성된다.
그 후, 영역(55)에 개구를 가진 레지스터(59)가 도 8a에 보인 것처럼 형성되고, 실리콘산화막(56)은 레지스터(59)를 마스크로하여 에치되고, 실리콘산화막(56)(도 7d)은 영역(55)에서 제거된다. 그 후, 도 8b에서 보듯이, 레지스터(59)는 제거되고, 1.3 내지 6.7㎪의 압력과 500 내지 700℃의 온도의 O2분위기에서 10 내지 20초 동안 열처리가 적용된다. 결과적으로, 1 내지 2㎚의 막두께를 가진 실리콘산화막(60)이 형성된다.
그 후, 도 8c에서 보듯이, 실리콘산화막들(56, 58 및 60)(도 8b)에 라디칼질화가 적용된다. 도 8c에서 N*는 질소라디칼을 가리킨다. 질소라디칼을 형성하기 위한 조건들로서, 분위기가스는 1:1의 비율로 He 과 N2를 혼합함으로써 생성된 혼합가스이고, 온도는 500 내지 600℃이고, 압력은 370 내지 400Pa 이다. 3000W의 출력을 가진 마이크로파는 혼합가스에 인가된다. 결과적으로, 질소라디칼이 형성되고, 실리콘산화막들(56, 58 및 60)은 라디칼질화된다. 라디칼질화시간은 80 내지 150초이다. 결과적으로, 실리콘산화막들(56, 58 및 60)은 표면으로부터 질화되고, 실리콘산질화막들(61, 62및 63)로 각각 변환된다. 그래서, 실리콘산질화막들(61, 62 및 63) 각각은 상층에 형성된 라디칼질화층들(61a 내지 63a)과 하층에 형성된 비라디칼질화층들(61b 내지 63b)을 포함한다.
그 결과, 5 내지 7㎚의 막두께와 4 내지 8 atom%의 질소농도를 가진 실리콘산질화막(61)이 실리콘기판(51)의 영역(53)에 형성된다. 2 내지 3㎚의 막두께와 6 내지 10 atom%의 질소농도를 가진 실리콘산질화막(62)이 실리콘기판(51)의 영역(54)에 형성된다. 1 내지 2㎚의 막두께와 8 내지 12 atom%의 질소농도를 가진실리콘산질화막(63)이 실리콘기판(51)의 영역(55)에 형성된다. 실리콘산질화막들(61 내지 63)은 트랜지스터의 게이트절연막으로서의 기능을 한다. 이 단계 후, 게이트폴리가 실리콘산질화막들(61 내지 63)상에서 성장하여, 게이트전극들이 형성된다.
라디칼질화가 실리콘산화막들(56, 58 및 60)에 적용될 때(도 8b), 질화는 비라디칼질화층(63b)이 본 실시예에서의 가장 얇은 실리콘산질화막(63)에 유지되도록 행해진다. 실리콘산화막과 실리콘기판의 계면에 질소가 도달할 때까지의 처리시간은 실리콘산화막의 막두께가 얇게 될수록 짧아진다. 그러므로, 비라디칼질화층(63b)이 가장 얇은 실리콘산질화막(63)으로 유지될 때, 비라디칼질화층 또한 실리콘산질화막(63)보다 두꺼운 막두께를 가지는 실리콘산질화막들(61 및 62)에 유지된다. 그 결과, 질화막이 실리콘산화막과 실리콘기판간의 계면에 형성되는 문제는 발생하지 않는다. 한편, 라디칼질화는 실리콘산질화막들(61 및 62)에서의 라디칼질화층들(61a 및 62a)에 질소를 도입하기 때문에, 유전율은 증가하고, 트랜지스터의 속도도 증가될 수 있다.
질소는 본 실시예에서 가장 얇은 절연막(실리콘산질화막(63))속으로 충분히 도입되기 때문에, 소스와 드레인 형성 후의 어닐링의 결과로서 게이트전극에서의 불순물이 트랜지스터의 채널영역에 확산되는 문제를 해결할 수 있다. 다음으로 이러한 효과를 서술한다. 일반적으로 MOS 트랜지스터는 아래에서 서술한대로 형성된다. 기 설정된 형상을 가지는 게이트전극은 트랜지스터의 게이트절연막이 형성된 후 다결정 실리콘 등을 사용해서 형성된다. 이 단계 후, 소스 및 드레인영역들을형성하기 위한 불순물로서의 붕소(B)나 비소(As)는 게이트전극을 마스크로하여 반도체기판의 활성영역들에 이온주입된다. 이 단계에서, 불순물은 또한 게이트전극에도 주입된다. 이 단계 후, 소스 및 드레인영역들에 이온주입된 불순물을 활성화시키기 위해 열처리(어닐링)가 적용된다. 어닐링시, 게이트전극에 이온주입된 불순물은 게이트절연막을 통하여 확산되고, 반도체기판의 트랜지스터의 채널영역에 도달한다. 이러한 불순물의 확산은 게이트절연막이 얇게될수록 더 현저해진다. 게이트전극의 불순물이 채널영역에 도달한다면, 그 불순물은 트랜지스터의 리크전류와 문턱전압의 변동을 야기하고, 트랜지스터의 특성은 변동한다. 그러나, 본 실시예에서 게이트절연막은 질소를 함유하기 때문에, 어닐링 동안 불순물의 확산은 억제되고, 트랜지스터의 특성의 변동도 억제된다. 본 실시예에서 게이트절연막의 막두께가 두껍게 될수록 질소농도는 감소한다. 그러나, 질소농도의 감소는, 불순물의 확산이 게이트절연막의 막두께가 증가할수록 더 억제되기 때문에 문제를 야기하지 않는다.
제1 내지 제3실시예들은 게이트절연막으로서 실리콘산질화막을 사용한 예들이나, 본 발명에서, 게이트절연막은 실리콘산질화막에 한정되지 않고, 하프늄 및 알루미나와 같은 다른 유전 재료들을 사용해서 형성될 수 있다. 절연막에 라디칼질화를 적용하면 절연막의 유전율이 증가하는 현상은 실리콘산화막과 실리콘산질화막에 한정되지 않는다. 또한 이 현상은 몇몇의 이른바 고유전율재료에서도 관측되었다. 특히, 하프늄은 질화될 때 고유전율을 제공한다.
이상 설명한 바와 같이, 본 발명에 따르면, 복수 종류의 트랜지스터들을 가지며 트랜지스터들의 게이트절연막들의 막두께들이 서로 다른 반도체장치에, 각 게이트절연막의 질소농도를 최적화 할 수 있고, 그 결과, 각 트랜지스터의 특성, 즉 고속성능 및 게이트리크전류를 최적화할 수 있다.

Claims (25)

  1. 반도체기판; 및
    막두께와 질소농도가 서로 다른 게이트절연막들을 구비하며 두꺼운 막두께를 가지는 게이트절연막은 두꺼운 질소농도를 가지는 복수 종류의 트랜지스터들을 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 게이트절연막들은, 막두께와 질소농도가 서로 다른 복수 종류의 절연막들을 형성하고 절연막들에 라디칼질화를 적용함으로써 형성되는 반도체장치.
  3. 제1항에 있어서, 게이트절연막들의 종류는 3종류이고, 제1게이트절연막은 5 내지 7㎚의 막두께와 10 내지 15 atom%의 질소농도를 가지고, 제2게이트절연막은 2 내지 3㎚의 막두께와 8 내지 12 atom%의 질소농도를 가지고, 제3게이트절연막은 1 내지 2㎚의 막두께와 6 내지 10 atom%의 질소농도를 가지는 반도체장치.
  4. 반도체기판; 및
    막두께와 질소농도가 서로 다른 게이트절연막들을 구비한 복수 종류의 트랜지스터들로서, 상기 게이트절연막들은, 막두께와 질소농도가 서로 다른 복수 종류의 절연막들을 형성하며, 절연막들과 상기 반도체기판간의 계면에 질소가 도달하지않도록 절연막들에 라디칼질화를 적용함으로써 형성되고, 비라디칼질화층들은 상기 반도체기판과 접촉한 면에 구비된 복수 종류의 트랜지스터들을 포함하는 반도체장치.
  5. 제1항에 있어서, 상기 게이트절연막들은 실리콘산질화, 하프늄질화물, 또는 알루미나질화물로 구성되는 반도체장치.
  6. 반도체기판위의 막두께와 질소농도가 서로 다른 복수 종류의 절연막들을 형성하는 단계; 및
    상기 절연막들에 라디칼질화를 행하여 복수 종류의 게이트절연막들을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 절연막들은 얇은 막두께를 가진 절연막이 두꺼운 질소농도를 가지도록 형성되는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 게이트절연막들은 두꺼운 막 두게를 가진 게이트절연막이 두꺼운 질소농도를 가지도록 형성되는 반도체장치 제조방법.
  9. 제7항에 있어서, 절연막들을 형성하는 상기 단계는,
    상기 반도체기판의 표면을 복수의 영역들로 나누어 각 영역들을 커버하도록제1절연막을 형성하는 단계; 및
    제2영역에 형성된 제1절연막을 선택적으로 제거하고, 상기 제2영역위에 제1절연막보다 얇은 막두께와 두꺼운 질소농도를 가진 제2절연막을 형성하는 단계를 포함하는 반도체장치 제조방법.
  10. 제9항에 있어서, 상기 제2절연막이 형성된 후, 제n(n은 3보다 크거나 같은 자연수)영역에 형성된 절연막은 제거되고, 제(n-1)영역에 형성된 절연막보다 얇은 막두께와 두꺼운 질소농도를 가진 절연막이 제n영역에 형성되는 반도체장치 제조방법.
  11. 제7항에 있어서, 절연막들을 형성하는 상기 단계는,
    상기 반도체기판의 표면을 복수의 영역들로 나누고, 각 영역들을 커버하도록 제1절연막을 형성하는 단계; 및
    제2영역에 형성된 제1절연막을 선택적으로 제거하고, 상기 제2영역위에 상기 제1절연막보다 두꺼운 막두께와 얇은 질소농도를 가진 제2절연막을 형성하는 단계를 포함하는 반도체장치 제조방법.
  12. 제11항에 있어서, 상기 제2절연막이 형성된 후, 제n(n은 3보다 크거나 같은 자연수)영역에 형성된 절연막은 제거되고, 제(n-1)영역에 형성된 절연막보다 두꺼운 막두께와 얇은 질소농도를 가진 절연막이 제n영역에 형성되는 반도체장치 제조방법.
  13. 제12항에 있어서, 절연막이 제n영역에 형성될 때, 보호막이 이러한 영역들에 형성되는 것으로부터 제n영역에 형성된 절연막을 보호하기 위해 제1 내지 제(n-1)영역들에 형성된 절연막들 위에 형성되어 반도체장치 제조방법.
  14. 제6항에 있어서, 상기 반도체기판은 실리콘기판이고, 상기 실리콘기판의 표면층은 상기 절연막으로 소용되는 실리콘산화막이나 실리콘산질화막을 형성하기 위해 산화되거나 산질화되는 반도체장치 제조방법.
  15. 제6항에 있어서, 상기 반도체기판은 실리콘기판이며, 상기 절연막들은 세 종류이고, 상기 세 종류의 절연막들을 형성하는 단계는,
    상기 실리콘기판의 표면에 산화나 산질화를 행하여 상기 실리콘기판의 표면의 제1 내지 제3영역들을 커버하도록 제1실리콘 산화막이나 실리콘산질화막을 형성하는 단계;
    상기 제1 및 제3영역들을 커버하고 상기 제2영역에 개구를 가지는 제1레지스트를 형성하는 단계;
    상기 제1레지스트를 마스크로서 사용하여 상기 제1실리콘산화막이나 실리콘산질화막을 에칭하여 상기 제2영역에 형성된 상기 제1실리콘산화막이나 실리콘산질화막을 제거하는 단계;
    상기 제1레지스트를 제거하는 단계;
    상기 실리콘기판의 표면에 산질화를 행하여, 상기 제2영역의 상기 제1실리콘산화막이나 실리콘산질화막보다 얇은 막두께와 두꺼운 질소농도를 가진 제2실리콘산질화막을 형성하는 단계;
    상기 제1 및 제2영역들을 커버하고 상기 제3영역에 개구를 가지는 제2레지스트를 형성하는 단계;
    상기 제2레지스트를 마스크로서 사용하여 상기 제1실리콘산화막이나 실리콘산질화막을 에칭하여 상기 제3영역에 형성된 상기 제1실리콘산화막이나 실리콘산질화막을 제거하는 단계;
    상기 제2레지스트를 제거하는 단계; 및
    상기 실리콘기판의 표면에 산질화를 행하여, 상기 제3영역의 상기 제2실리콘산질화막보다 얇은 막두께와 두꺼운 질소농도를 가진 제3실리콘산질화막을 형성하는 단계를 포함하는 반도체장치 제조방법.
  16. 제15항에 있어서, 상기 제1실리콘산화막이나 실리콘산질화막은 5 내지 7㎚의 막두께를 가지는 실리콘산화막이고, 상기 제2실리콘산질화막은 2 내지 3㎚의 막두께와 1 내지 3 atom%의 질소농도를 가지고, 상기 제3실리콘산질화막은 1 내지 2㎚의 막두께와 3 내지 5 atom%의 질소농도를 가지는 반도체장치 제조방법.
  17. 제6항에 있어서, 상기 반도체기판은 실리콘기판이며, 상기 절연막들은 세 종류이고, 상기 세 종류의 절연막들을 형성하는 단계는,
    상기 실리콘기판의 표면에 산질화를 행하여 상기 실리콘기판의 표면의 제1 내지 제3영역들을 커버하도록 제1실리콘산질화막을 형성하는 단계;
    상기 실리콘산질화막상에 제1실리콘질화막을 형성하는 단계;
    상기 제1 및 제3영역들을 커버하고 상기 제2영역에 개구를 가지는 제1레지스트를 형성하는 단계;
    상기 제1레지스트를 마스크로서 사용하여 상기 제1실리콘질화막과 상기 제1실리콘산질화막을 에칭하여, 상기 제2영역에 형성된 상기 제1실리콘질화막과 상기 제1실리콘산질화막을 제거하는 단계;
    상기 제1레지스트를 제거하는 단계;
    상기 실리콘기판의 표면에 산질화를 행하여, 상기 제2영역의 상기 제1실리콘산질화막보다 두꺼운 막두께와 얇은 질소농도를 가진 제2실리콘산질화막을 형성하는 단계;
    상기 제1실리콘질화막을 제거하는 단계;
    상기 제1 및 제2실리콘산질화막들 위에 제2실리콘질화막을 형성하는 단계;
    상기 제1 및 제2영역들을 커버하고 상기 제3영역에 개구를 가지는 제2레지스트를 형성하는 단계;
    상기 제2레지스트를 마스크로서 사용하여 상기 제2실리콘질화막과 상기 제1실리콘산질화막을 에칭하여, 상기 제3영역에 형성된 상기 제2실리콘질화막과 상기 제1실리콘산질화막을 제거하는 단계;
    상기 제2레지스트를 제거하는 단계;
    상기 실리콘기판의 표면에 산화나 산질화를 행하여, 상기 제3영역의 상기 제2실리콘산질화막보다 두꺼운 막두께와 얇은 질소농도를 가진 제3실리콘산화막이나 실리콘산질화막을 형성하는 단계; 및
    상기 제2실리콘질화막을 제거하는 단계를 포함하는 반도체장치 제조방법.
  18. 제17항에 있어서, 상기 제1실리콘산질화막은 1 내지 2㎚의 막두께와 3 내지 5 atom%의 질소농도를 가지고, 상기 제2실리콘산질화막은 2 내지 3㎚의 막두께와 1 내지 3 atom%의 질소농도를 가지고, 상기 제3실리콘산화막이나 실리콘산질화막은 5 내지 7㎚의 막두께를 가지는 반도체장치 제조방법.
  19. 반도체기판상에 서로 다른 막두께를 가진 복수 종류의 절연막들을 형성하는 단계; 및
    가장 얇은 막두께를 가진 상기 절연막과 상기 반도체기판간의 계면에 질소가 도달하지 않도록 상기 절연막들에 라디칼질화를 행하여, 복수 종류의 게이트절연막들을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  20. 제19항에 있어서, 상기 반도체기판은 실리콘기판이고, 상기 실리콘기판의 표면층은 상기 절연막으로서 소용되는 실리콘산화막을 형성하기 위해 산화되는 반도체장치의 제조방법.
  21. 제20항에 있어서, 상기 반도체기판은 실리콘기판이며, 상기 절연막들은 세 종류이고, 상기 세 종류의 절연막들을 형성하는 단계는,
    상기 실리콘기판의 표면에 산화를 행하여, 상기 실리콘기판의 표면의 제1 내지 제3영역들을 커버하도록 제1실리콘산화막을 형성하는 단계;
    상기 제1 및 제3영역들을 커버하고 상기 제2영역에 개구를 가지는 제1레지스트를 형성하는 단계;
    상기 제1레지스트를 마스크로서 사용하여 상기 제1실리콘산화막을 에칭하여, 상기 제2영역에 형성된 상기 제1실리콘산화막을 제거하는 단계;
    상기 제1레지스트를 제거하는 단계;
    상기 실리콘기판의 표면에 산화를 행하여, 상기 제2영역의 상기 제1실리콘산화막보다 얇은 막두께를 가진 제2실리콘산화막을 형성하는 단계;
    상기 제1 및 제2영역들을 커버하고 상기 제3영역에 개구를 가지는 제2레지스트를 형성하는 단계;
    상기 제2레지스트를 마스크로서 사용하여 상기 제1실리콘산화막을 에칭하여, 상기 제3영역에 형성된 상기 제1실리콘산화막을 제거하는 단계;
    상기 제2레지스트를 제거하는 단계; 및
    상기 실리콘기판의 표면에 산화를 행하여, 상기 제3영역의 상기 제2실리콘산화막보다 얇은 막두께를 가진 제3실리콘산화막을 형성하는 단계를 포함하는 반도체장치 제조방법.
  22. 제21항에 있어서, 상기 제1실리콘산화막은 5 내지 7㎚의 막두께를 가지고, 상기 제2실리콘산화막은 2 내지 3㎚의 막두께를 가지고, 상기 제3실리콘산화막은 1 내지 2㎚의 막두께를 가지는 반도체장치 제조방법.
  23. 제6항에 있어서, 상기 절연막들은 알루미나 또는 하프늄으로 구성되는 반도체장치 제조방법.
  24. 제6항에 있어서, 상기 라디칼질화는:
    제1챔버내에서 질소라디칼을 형성하는 단계;
    상기 제1챔버와 연결된 제2채버에 상기 질소라디칼을 도입하고, 상기 반도체기판을 저장하는 단계; 및
    상기 반도체기판상에 형성된 상기 절연막과 접촉한 상기 질소라디칼을 상기 제2챔버내로 가져오는 단계를 포함하는 반도체장치 제조방법.
  25. 제24항에 있어서, 헬륨 및 질소의 혼합가스나 알루미나는 상기 질소라디칼을 형성하기 위해 플라즈마로 변하게 되는 반도체장치 제조방법.
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