KR20040073968A - 반도체장치의 제조방법 - Google Patents

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카시와기아키히데
카토타카요시
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Abstract

질소를 함유하는 산화막을 게이트절연막에 사용한 MOS 트랜지스터에 있어서, NBTI 현상의 발생을 억제하는 것이 가능한 반도체장치의 제조방법을 제공한다. 기판(1) 상에 질소를 함유하는 산화막을 게이트절연막(11)으로서 형성한다. 산소를 함유하는 분위기 중에서 게이트절연막(11)을 어닐링처리한다. 산소를 포함하지 않는 불활성인 분위기 중에서 게이트절연막(11)을 어닐링처리한다. 이들 2회의 어닐링처리가 시행된 게이트절연막(11) 상에 전극막(13)을 형성하고, 전극막(13)의 패터닝에 의한 게이트전극의 형성, LDD의 형성, 측벽절연막의 형성, 소스·드레인의 형성을 행한다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 미세화가 진행한 MOS형의 반도체장치에 있어서 게이트절연막의 제조방법에 관한 것이다.
반도체장치의 고집적화 및 고기능화의 요구와 함께, MOS형 실리콘 반도체장치에 있어서는, 무어의 스케일링법칙에 따른 디바이스 구조의 미세화가 추진되고 있다. 최근, CMOS 구성의 반도체장치에 있어서는, 이러한 미세화에 따른 디바이스 특성 향상의 한계를 타파하기 위해, P형 MOS 트랜지스터(이하, PMOS)에는 P형 불순물을 포함한 게이트전극을 사용하고, N형 MOS 트랜지스터(이하, NMOS)에는 N형 불순물을 포함한 게이트전극을 사용한다, 소위 듀얼·게이트 구조가 적용되고 있다.
그렇지만, 듀얼·게이트 구조를 갖는 반도체장치에 있어서는, PMOS의 게이트전극 중에 P형 불순물로서 함유되어 있는 붕소(B)가, 디바이스 구조의 미세화에 따라 박막화된 게이트절연막을 통과하여 기판에 확산됨으로써, 캐리어의 이동도의 저하나 고정전하의 증대 등의 디바이스 특성에 대한 악영향이 생기는 것이 알려져 있다.
그래서, 듀얼·게이트·프로세스에 있어서는, 붕소의 통과를 억제하기 위해 게이트절연막을 질화하는 것이 널리 행해지고 있으며, 디바이스 특성을 열화시키지 않기 위한 질소 농도의 연구 등도 행해지고 있다(예를 들면, 하기 특허문헌 1 참조).
[특허문헌 1]
일본국 특허공개 2001-291865
그런데, 게이트절연막에 질소를 도입함으로써, 새롭게 NBTI(Negative-Bias-Temperature-Instability)로 불리는 현상이 생기는 것이 문제가 되고 있다. NBTI는, 게이트절연막 중의 질소가, 열확산에 의해 기판 계면에 도달하여 홀의 트랩이 되고, 양의 고정전하 또는 캐리어의 산란인자가 되어, PMOS에서의 캐리어의 이동도나 임계값이 서서히 변동하는 현상으로, 반도체장치의 수명을 현저히 저하시키는요인으로도 되고 있다.
따라서, 본 발명은, 전술한 게이트절연막에 질소를 도입한 MOS 트랜지스터에 있어서, NBTI 현상의 발생을 억제하는 것이 가능한 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제조방법을 설명하기 위한 단면공정도(그것의 1)이다.
도 2는 본 발명의 제조방법을 설명하기 위한 단면공정도(그것의 2)이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 기판 11: 게이트절연막
13: 전극막
이와 같은 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은, 다음의 순서로 행하는 것을 특징으로 한다. 우선, 제 1 공정에서는, 기판 상에 질소를 함유하는 산화막을 게이트절연막으로서 형성한다. 그후, 제 2 공정에서는, 산소를 함유하는 분위기 중에서 게이트절연막을 어닐링처리한다. 또한, 제 2 공정과 전후하여 행해지는 제 3 공정에서는, 산소를 포함하지 않는 불활성인 분위기 중에서 상기 게이트절연막을 어닐링처리한다. 이상의 후에, 제 4 공정에서는, 2회의 어닐링처리가 시행된 게이트절연막 상에 전극막을 형성한다.
이러한 제조방법에서는, 질소를 포함하는 산화막으로 이루어진 게이트절연막을, 산소를 함유하는 분위기 중에서 어닐링처리함으로써, 질화의 도입에 의해 게이트절연막 중에 생성되는 OH기 등의 홀의 트랩이, 해당 게이트절연막 내부로부터 배출된다. 이와 동시에, 기판과 게이트절연막과의 계면의 구조의 흐트러짐이 회복되기 때문에, 계면 순위가 저감된다. 또한, 이 게이트절연막을, 산소를 포함하지 않는 불활성인 분위기 중에서 어닐링처리함으로써, 게이트절연막 중에 존재하는 결합이 불안정한 질소가 게이트절연막의 외부로 배출된다. 또한, 이와 동시에, 결합이불안정한 질소와 게이트절연막을 구성하는 산화물과의 결합상태의 안정화가 도모된다. 이에 따라, 홀의 트랩에 기여하는 불안정한 질소(양의 고정전하)가, 게이트절연막 내부로부터 제외된다.
[실시예]
이하, 본 발명의 반도체장치의 제조방법을, 도 1, 도 2의 단면공정도에 근거하여 상세히 설명한다. 여기서는, 듀얼·게이트 구조를 갖는 CMOS 구성의 반도체장치의 제조에 본 발명을 적용한 실시예를 설명한다.
우선, 도 1a에 나타낸 바와 같이, 단결정 실리콘으로 이루어진 기판(1) 상에 필드산화막(소자분리영역)(3)을 형성하여, 기판(1)의 표면측을 NMOS 영역 a와 PMOS 영역 b로 분리한다. 다음에, 기판(1)의 노출 표면에 희생산화막(5)을 형성하고, 이 희생산화막(5)을 개재한 이온주입에 의해, NMOS 영역 a에 p-웰(7)을 형성하고, PMOS 영역에 n-웰(9)을 형성한다. 그리고, NMOS 영역 a와 PMOS 영역 b에 각각 임계값 제어를 위한 불순물을 이온주입에 의해 도입한다.
이상의 일련의 공정을, 통상의 CMOS 프로세스를 적용하여 행한 후, 도 1b에 나타낸 바와 같이, 기판(1) 표면의 희생산화막(5)을 박리하여, 기판(1) 표면을 노출시킨다.
그후, 도 1c, 도 1d에 나타낸 바와 같이, 기판(1) 상에 질소를 포함하는 산화막(소위 산질화실리콘막)으로 이루어진 게이트절연막(11)을 형성한다. 이러한 게이트절연막(11)의 형성은, 예를 들면 다음 ①∼③ 중 어느 한가지 방법에 의해 행해진다.
①의 방법은, 우선, 도 1c에 나타낸 바와 같이, 질소를 포함하지 않는 산화막(산화실리콘막)(10)을 형성한다. 그후, 플라즈마 질화처리를 행하는 것으로 산화막(10) 중에 질소를 도입하여, 도 1d에 나타낸 바와 같이 산질화실리콘으로 이루어진 게이트절연막(11)을 형성한다.
②의 방법은, 우선, 도 1c에 나타낸 바와 같이, 질소를 포함하지 않는 산화막(산화실리콘막)을 형성한다. 그후, 일산화질소(NO) 가스 또는 일산화이질소(N2O) 가스분위기 중에서 어닐링처리를 행하는 것에 의해, 도 1d에 나타낸 바와 같이 산화막을 질화시킨 산질화실리콘으로 이루어진 게이트절연막(11)을 형성한다. 이 어닐링처리는, 퍼니스 어닐 및 RTA(Rapid-Thermal-Annealing) 중 어느 한가지 처리라도 된다.
③의 방법은, NO 가스 또는 N2O 가스분위기 중에서의 퍼니스 산화(옥시데이션)에 의해, 도 1d에 나타낸 바와 같이, 기판(1) 표면을 질화산화시켜 산질화실리콘을 성장시켜, 이것을 게이트절연막(11)으로 한다.
이상의 어느 한가지 방법에 의해, 기판(1)의 표면에 산질화실리콘으로 이루어진 게이트절연막(11)을 형성한 후, 본 발명에서 특징적인 제 1 어닐링처리와 제 2 어닐링처리의 2회의 어닐링처리를 행한다. 이때, 제 1 어닐링처리와 제 2 어닐링처리는, 어느 쪽을 먼저 행하여도 된다.
우선, 제 1 어닐링처리는, 산소를 포함하는 분위기 중에서 행한다. 이 어닐링처리는, 예를 들면 RTA나 퍼니스 어닐에 의해 행해진다. 그런데, 이 어닐링처리에 있어서는, 게이트절연막(11)과 기판(1)의 계면에서 산화가 진행한다. 이 때문에, 본 제 1 어닐링처리는, 이 산화에 의한 게이트절연막(11)의 후막화와 게이트절연막(11) 중에서의 질소의 편석이 억제되도록, 처리분위기중에서 산소의 압력조건과 온도조건을 적절히 설정하여 행해지는 것으로 한다.
이러한 조건설정의 일례로서, RTA를 행하는 경우는, 6.66×102Pa∼1.33×104Pa로 감압한 산소 가스 분위기 내에서, 900℃∼1000℃에서 30초 정도의 처리를 행한다. 이에 따라, 산화에 의한 게이트절연막(11)의 막두께 증가는 0.5 nm 이하로 억제된다.
또한, 제 1 어닐링처리는, 질소 또는 불활성 가스 등 Si과의 반응성을 갖지 않는 불활성 가스를 산소가스와 혼합한 혼합가스 분위기 중에서 행하여도 된다. 이 경우, 처리분위기는 감압 상태라도 되고, 상압 상태라도 되며, 산소 가스와 불활성인 가스와의 분압과 온도조건에 따라서, 전술한 산화에 의한 게이트절연막(11)의 후막화와 게이트절연막(11) 중에서의 질소의 편석을 억제하는 것으로 한다.
한편, 제 2 어닐링처리는, 산소를 포함하지 않는 불활성인 분위기 중에서 행한다. 이 어닐링처리는, 예를 들면 RTA나 퍼니스 어닐에 의해 행해진다. 여기서, 산소를 포함하지 않는 불활성인 분위기란, 산화에 의한 게이트절연막(11)의 막두께 증가가 발생하지 않을 정도의 불활성인 분위기인 것으로 한다. 따라서, 처리분위기는, 질소 가스나 아르곤 등의 불활성 가스의 감압 또는 상압 분위기, 또한 진공 분위기인 것으로 한다. 그리고, 게이트절연막(11)의 막두께 증가가 발생하지 않는 범위이면 미량의 산소를 포함하고 있어도 되며, 예를 들면 사용하는 가스에 제조상 혼입되는 불순물로서의 10 ppb(체적 ppb) 이하의 미량산소를 포함하고 있어도 된다.
또한, 이 제 2 어닐링처리는, 여기서 형성되는 MOS 트랜지스터의 특성을 유지하기 위해, 게이트절연막(11) 중의 질소가 크게 재분포되는 일이 없는 온도범위에서 행하는 것으로 한다. 이 때문에, 제 2 어닐링처리는, 900℃∼1200℃의 범위에서 행하는 것으로 한다.
이러한 제 2 어닐링처리의 일례로서는, 예를 들면 RTA를 행하는 경우에는, 감압된 질소 분위기 내에서, 1000℃에서 20초 정도의 처리를 행한다.
이때, 이상 설명한 제 1 어닐링처리와 제 2 어닐링처리는, 동일한 처리실 내에서 연속하여 행하여도 되고, 별도의 장치에서 따로따로 처리하여도 된다. 또한, 제 1 어닐링처리와 제 2 어닐링처리 사이에서, 기판(1)을 대기개방하여도 되고, 세정 등의 다른 공정을 넣어도 된다.
그리고, 이상의 2회의 어닐링처리가 종료한 후, 도 2e에 나타낸 바와 같이, 기판(1) 상의 전체면에 예를 들면 폴리실리콘으로 이루어진 전극막(13)을 형성한다.
다음에, 도 2f에 나타낸 바와 같이, 전극막(13)을 원하는 패턴으로 가공하여 게이트전극(14)을 형성한다. 이때, 포토리소그래피 공정에 의해 형성된 레지스트 패턴(도시 생략)을 마스크로 하여 전극막(13)을 패턴에칭하고, 에칭 종료후에 레지스트 패턴을 제거한다.
이어서, 도 2g에 나타낸 바와 같이, 게이트전극(14)및 여기에서 도시를 생략한 레지스트 패턴을 마스크로 한 이온주입에 의해, NMOS 영역 a와 PMOS 영역 b에 LDD 확산층(15a, 15b)을 형성하기 위한 불순물을 도입한다. 이때, NMOS 영역 a에는 N형 불순물로서 인(P)을 도입하고, PMOS 영역 b에는 P형 불순물로서 붕소(B)를 도입한다. 그 후, 각 게이트전극(14)의 측벽에, 예를 들면 산화실리콘으로 이루어진 측벽절연막(17)을 형성한다. 이때, 이 측벽절연막(17)을 형성할 때의 산화실리콘막의 에치백 공정에서, 기판(1) 상의 게이트절연막(11)이 제거된다.
다음에, 게이트전극(14), 측벽절연막(17) 및 여기에서 도시를 생략한 레지스트 패턴을 마스크로 한 이온주입에 의해, NMOS 영역 a와 PMOS 영역 b에 소스/드레인 확산층(19a, 19b)을 형성하기 위한 불순물을 도입한다. 이때, 예를 들면 NMOS 영역 a에는 N형 불순물로서 인(P)을 도입하고, PMOS 영역 b에는 P형 불순물로서 붕소(B)를 도입한다.
또한, 이상과 같은 2회의 이온주입에 의해, NMOS 영역 a의 게이트전극(14a) 내에 N형 불순물로서 인(P)을 도입하고, PMOS 영역 b의 게이트전극(14b) 내에 P형 불순물로서 붕소(B)를 도입한다.
이상에 의해, 기판(1)의 표면측에, NMOS(21a)와 PMOS(21b)를 설치하여 이루어진 반도체장치(23)를 형성한다. 이 반도체장치(23)는, NMOS(21a)의 게이트전극(14a)에 N형 불순물이 도입되고, PMOS(21b)의 게이트전극(14b)에 P형 불순물이 도입된 듀얼·게이트 구조가 된다.
이상 설명한 제조방법에 따르면, 도 1d를 사용하여 설명한 바와 같이, 산질화실리콘으로 이루어진 게이트절연막(11)을 형성한 후, 이 게이트절연막(11)에 대해 산소를 함유하는 분위기 중에서 어닐링처리(제 1 어닐링처리)를 시행하는 것으로, 질소의 도입에 의해 게이트절연막(11) 중에 생성되는 OH기 등의 홀의 트랩을, 해당 게이트절연막(11) 내부로부터 배출할 수 있다. 이와 동시에, 기판(1)과 게이트절연막(11)과의 계면의 결정상태의 흐트러짐이 회복되기 때문에, 계면 순위가 저감된다.
또한, 이 게이트절연막(11)에 대해, 산소를 포함하지 않는 불활성인 분위기 중에서 어닐링처리(제 2 어닐링처리)를 시행하는 것으로, 게이트절연막(11) 중에 존재하는 결합이 불안정한 질소를, 게이트절연막(11)의 외부로 배출할 수 있다. 또한, 이와 동시에, 게이트절연막(11) 내부에서 결합이 불안정한 질소와 산화물(산화실리콘)과의 결합상태의 안정화를 꾀할 수 있다. 이에 따라, 홀의 트랩에 기여하는 불안정한 질소(양의 고정전하)를, 게이트절연막 내부로부터 제외할 수 있다.
그리고, 이상과 같은 2회의 어닐링처리에 의해, 게이트절연막(11) 중에서 홀의 트랩인자를 제거하여, 기판(1)과의 계면의 결정상태의 흐트러짐을 회복시킴으로써, NBTI의 발생을 억제하는 것이 가능하게 된다.
특히, 본 실시예에서 설명한 본 발명의 제조방법에 따르면, 제조공정이나 소자구 조를 변경하는 일 없이, 즉 제조공정에 제 1 어닐링처리 및 제 2 어닐링처리를 추가하는 것 만으로, 전술한 NBTI의 개선이 가능하다.
또한, 이에 따라, 반도체장치를 고신뢰성(장수명)화할 수 있다. 요컨대, NBTI에 의한 MOS 트랜지스터의 특성변동을 작게 할 수 있기 때문에, 특성변동에 의해 장치가 동작하지 않게 될 때까지의 수명이 길고, 안정적으로 동작하는 반도체장치를 제조할 수 있다.
더구나, 반도체장치를 고성능화할 수 있다. 요컨대, MOS 트랜지스터의 특성변동이 크면, 변동된 후에도 동작하도록 마진을 크게 잡아 설계할 필요가 있다. 마진을 크게 잡아 설계하면, 디바이스의 성능은 열화한다. 이 때문에, 특성변동이 작은 MOS 트랜지스터를 사용하는 것에 의해, 고성능의(예를 들면 고속의) 디바이스의 설계 및 제조가 가능해진다.
이상 실시예에 있어서는, 본 발명을 CMOS 구성의 반도체장치의 제조방법에 적용한 경우를 설명하였다. 그러나, 본 발명은, 질소를 함유하는 산화막을 게이트절연막에 사용한 반도체장치에 널리 적용가능하며, NBTI의 발생 방지라고 하는 동일한 효과를 얻는 것이 가능하게 된다.
이상 설명한 것과 같이, 본 발명의 반도체장치의 제조방법에 따르면, 질소를 함유하는 산화막으로 이루어진 게이트절연막에 대해, 산소를 함유하는 분위기 중과 산소를 포함하지 않는 불활성인 분위기 중에서 2회의 어닐링처리를 시행하도록 한 것으로, 제조공정이나 소자 구조를 변경하는 일 없이, 게이트절연막 중에서 홀의 트랩인자를 제거하고, 기판과의 계면에 있어서의 결정상태의 흐트러짐을 회복시켜 NBTI의 발생을 억제하는 것이 가능해진다.

Claims (3)

  1. 기판 상에 질소를 함유하는 산화막을 게이트절연막으로서 형성하는 제 1 공정과,
    산소를 함유하는 분위기 중에서 상기 게이트절연막을 어닐링처리하는 제 2 공정과,
    산소를 포함하지 않는 불활성인 분위기 중에서 상기 게이트절연막을 어닐링처리하는 제 3 공정과,
    상기 2회의 어닐링처리가 시행된 게이트절연막 상에 전극막을 형성하는 제 4 공정을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제 2 공정의 산소를 함유하는 분위기는, 감압된 산소 가스 분위기나, 또는 산소 가스와 불활성인 가스를 혼합하여 이루어진 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 제 3 공정은, 900℃ 이상, 1200℃ 이하의 온도에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
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