KR0179291B1 - 반도체 소자의 격리막 형성방법 - Google Patents

반도체 소자의 격리막 형성방법 Download PDF

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KR0179291B1
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Abstract

본 발명은 반도체 소자중 격리막 형성방법에 관한 것으로, 일반적인 로코스 공정에 의한 격리막과 트랜치 구조를 이용한 격리막을 단위셀에 적용하여 소자의 신뢰도를 향상하는 데 그 목적이 있다.
이를 위한 본 발명의 반도체 소자의 격리막 형성방법은 메모리셀부와 주변회로부로 정의된 제1도전형 반도체 기판상에 주변회로부에는 제1도전형 웰과 제2도전형 웰을 형성하고 메모리셀부에는 제1도전형 웰을 형성하는 단계; 상기 제1도전형 반도체 기판중 트랜치를 이용한 격리막 형성영역과 필드 산화막 형성영역으로 격리영역을 정의하는 단계; 제1도전형 반도체 기판에 초기 산화막과 질화막을 차례로 형성하는 단계; 상기 트랜치를 이용한 격리막 형성영역의 질화막과 초기 산화막을 선택적으로 패터닝하여 트랜치를 형성할 제1도전형 반도체 기판을 노출시키는 단계; 상기 질화막을 마스크로 하여 노출된 제1도전형 반도체 기판상에 형성된 제1, 제2도전형 웰을 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 격리막을 형성하는 단계를 포함하여 이루어지고, 필드 산화막 형성영역의 질화막과 산화막을 선택적으로 패터닝하여 필드 산화막을 형성할 제1도전형 반도체 기판을 노출시키는 단계; 상기 노출된 제1도전형 반도체 기판상에 형성된 제1도전형 웰에는 제1도전형 채널 스톱층을 형성하고, 제2도전형 웰에는 제2도전형 채널 스톱층을 형성하는 단계; 상기 필드 산화막 형성영역 전면에 열산화를 실시하여 필드 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 격리막 형성방법
제1도 (a) 내지 (n)은 종래의 반도체 소자의 격리막 제조공정 단면도.
제2도 (a) 내지 (l)은 본 발명 실시예 1에 따른 반도체 소자의 격리막 제조공정 단면도.
제3도 (a) 내지 (f)는 본 발명 실시예 2에 따른 반도체 소자의 격리막 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 패드 산화막
22 : 제1질화막 23 : 웰 산화막
24 : N형 웰 25 : P형 웰
26 : 초기 산화막 27 : 제2질화막
28 : 트랜치 29a : 격리막
30, 31 : 채널 스톱층 32 : 필드 산화막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 일반적인 로코스(LOCOS) 공정에 의한 격리막과 트랜치 구조를 이용한 격리막을 단위셀에 적용하여 소자의 신뢰도를 향상시키기에 적당하도록 한 반도체 소자의 격리막 형성방법에 관한 것이다.
일반적으로 반도체 소자에서 사용하는 반도체 기판은 반도체 소자를 형성하는 활성영역(Active Region)과 반도체 소자간의 격리를 위한 격리영역(Field Region)으로 구분되어 사용된다.
최근 반도체 소자가 점차로 고집적화를 요구하게 됨에 따라 여러가지 개선점이 나오고 있으며 그중, 제한된 영역에서 활성영역을 증가시키기 위해 격리영역이 차지하는 면적을 점차로 축소하기 위한 많은 연구가 활발히 진행되고 있다.
이와 같은 격리영역의 축소를 위한 종래의 반도체 소자의 격리막 형성방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제1도 (a) 내지 (n)은 종래의 반도체 소자의 격리막 형성방법을 나타낸 공정단면도로써, 격리막을 형성할때 측벽을 형성하여 활성영역으로 격리막이 침투하는 것을 방지한 것에 관한 것이다.
또한 제1도는 씨모스(CMOS)로 형성하는 주변회로부와 엔모스(NMOS)로 형성하는 메모리셀부를 동시에 나타낸 것이다.
제1도 (a)에 나타낸 바와 같이 P형 반도체 기판(1)상에 패드 산화막(2)과 제1질화막(3)을 차례로 형성한다.
제1도 (b)에 나타낸 바와 같이 상기 제1질화막(3)상에 포토레지스트(PR1)를 증착하고 노광 및 현상공정으로 N형 웰 형성영역을 정의하여 포토레지스트(PR1)를 패터닝한 다음, 패터닝된 포토레지스트(PR1)를 마스크로 이용한 식각공정으로 제1질화막(3)을 선택적으로 제거한다.
이때, 패드 산화막(2)에 약간의 과도식각이 행해진다.
제1도 (c)에 나타낸 바와 같이 제1질화막(3)이 제거된 P형 반도체 기판(1)상에 N형 웰 이온을 주입한다.
제1도 (d)에 나타낸 바와 같이 포토레지스트 패턴(PR1)을 제거하고 N형 웰 이온주입 부분에 열산화공정을 진행하여 웰 산화막(4)을 형성한다(이때 도면상에서 기판으로 확산되는 웰 산화막은 도시하지 않음).
제1도 (e)에 나타낸 바와 같이 상기 제1질화막(3)을 제거하고 주변회로부와 메모리셀부에 P형 웰 이온을 주입한다.
그다음 드라이브 인(Drive-in) 공정으로 P형 반도체 기판(1)내에 N형 웰(5)과 P형 웰(6)을 형성한다.
제1도 (f)에 나타낸 바와 같이 상기 P형 반도체 기판(1) 전면에 형성된 웰 산화막(4)과 패드 산화막(2)을 제거한다.
그리고 N형 웰(5)및 P형 웰(6)이 형성된 P형 반도체 기판(1) 전면에 완충용 초기 산화막(7), 제2 질화막(8) 및 포토레지스트(PR2)를 차례로 형성하고 노광 및 현상공정으로 활성영역을 정의하여 포토레지스트(PR2)를 패터닝 한다.
제1도 (g)에 나타낸 바와 같이 상기 포토레지스트(PR2)를 마스크로 이용한 식각공정으로 제2질화막(8)과 초기 산화막(7)을 선택적으로 제거하여 필드 산화막 형성영역을 노출시킨다.
제1도 (h)에 나타낸 바와 같이 상기 포토레지스트(PR2)를 제거하고 제2질화막(8)을 포함한 반도체 기판(1) 전면에 포토레지스트(PR3)를 증착하고 노광 및 현상공정으로 상기 포토레지스트(PR3)를 패터닝 하여 P형 웰(6)만 선택적으로 마스킹 한다.
그다음 노출된 N형 웰(5)에 고농도 N형(N+) 필드이온을 주입하여 고농도 n형 채널 스톱층(9)을 형성한다.
이때, 제2질화막(8)이 형성된 곳을 제외한 N형 웰(5)내에만 고농도 N형 채널 스톱층(9)이 형성된다.
제1도 (i)에 나타낸 바와 같이 상기 포토레지스트(PR3)를 제거한 후, 제2질화막(8)을 포함한 반도체기판(1) 전면에 포토레지스트(PR4)를 증착하고 노광 및 현상공정으로 상기 포토레지스트(PR4)를 패터닝 하여 N형 웰(5)만 선택적으로 마스킹 한다.
그다음 노출된 P형 웰(6)에 고농도 P형(P+) 필드이온을 주입하여 고농도 P형 채널 스톱층(10)을 형성한다.
이때, 제2질화막(8)이 형성된 곳을 제외한 P형 웰(6)내에만 고농도 P형 채널 스톱층(10)이 형성된다.
제1도 (j)에 나타낸 바와 같이 상기 포토레지스트(PR4)를 제거하고 제2질화막(8)과 P형 반도체 기판(1) 전면에 제3질화막(11)과 측벽형성용 산화막(12)을 형성한다.
제1도 (k)에 나타낸 바와 같이 상기 산화막(12)과 제3질화막(11)을 에치백(Etch-Back)하여 제2질화막(8)과 P형 반도체 기판(1)을 노출시킨다.
이때 제3질화막(11)과 산화막(12)은 제2질화막(8)의 측벽형태로 형성된다.
제1도 (1)에 나타낸 바와 같이 상기 산화막(12)을 마스크로 이용한 식각공정으로 고농도 N형 채널 스톱층(9)과 고농도 P형 채널 스톱층(10)을 소정깊이 식각한다. 그다음 산화막(12)을 제거한다.
제1도 (m)에 나타낸 바와 같이 P형 반도체 기판(1) 전면을 열산화 하여 질화막(8),(11)형성부분을 제외한 P형 반도체 기판(1) 전면에 필드 산화막(13)을 형성한다.
제1도 (n)에 나타낸 바와 같이 상기 P형 반도체 기판(1) 전면에 형성된 제2질화막(8), 제3질화막(11) 및 초기 산화막(7)을 제거하여 종래의 어드밴스드 로코스(Advanced LOCOS)에 의한 반도체 소자의 격리막을 형성한다.
종래의 어드밴스드 로코스에 의한 격리막 형성방법은 일반적인(Conventinal) 로코스 공정에 비해서 활성영역을 늘렸다는 장점은 있다.
그러나 어드밴스드 로코스로 형성한 필드 산화막의 에지(Edge)부는 제2, 제3질화막 및 초기 산화막 제거공정시 일반적인 로코스로 형성한 필드 산화막 에지부에 비해 얇게 형성되므로 그 부분에 기생채널이 형성되었다.
그러므로 후속동정으로 형성되는 게이트에 전압을 인가하였을 때 필드 산화막 에지부에서 발생되는 기생채널에 의한 더블 험프(Double Hump) 현상을 초래하였다.
즉, 더블 험프 현상으로 누설전류(Leakage Current) 발생 및 대기시 전류(Stand-by Current)의 과소비로, 고속동작 및 저전력 소비를 요구하는 고집적(특히 64M DRAM급 이상) 회로에서 오동작 발생 및 많은 전력을 소비하게 되었던 것이다.
본 발명은 상기한 바와 같은 문제점들을 해결하기 위한 것으로 반도체 소자의 격리막을 일반적인 로코스 공정에 의한 격리막과 트랜치 구조를 이용한 격리막을 조합하여 반도체 소자의 신뢰도를 향상하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 격리막 형성방법은 메모리셀부와 주변회로부로 정의된 제1도전형 반도체 기판상에 주변회로부에는 제1도전형 웰과 제2도전형 웰을 형성하고 메모리셀부에는 제1도전형 웰을 형성하는 단계; 상기 제1도전형 반도체 기판중 트랜치를 이용한 격리막 형성영역과 필드 산화막 형성영역으로 격리영역을 정의하는 단계; 제1도전형 반도체 기판에 초기 산화막과 질화막을 차례로 형성하는 단계; 상기 트랜치를 이용한 격리막 형성영역의 질화막과 초기 산화막을 선택적으로 패터닝 하여 트랜치를 형성할 제1도전형 반도체 기판을 노출시키는 단계; 상기 질화막을 마스크로 하여 노출된 제1도전형 반도체 기판상에 형성된 제1, 제2도전형 웰을 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 격리막을 형성하는 단계를 포함하여 이루어지고, 필드 산화막 형성영역의 질화막과 산화막을 선택적으로 패터닝 하여 필드 산화막을 형성할 제1도전형 반도체 기판을 노출시키는 단계; 상기 노출된 제1도전형 반도체 기판상에 형성된 제1도전형 웰에는 제1도전형 채널 스톱층을 형성하고, 제2도전형 웰에는 제2도전형 채널 스톱층을 형성하는 단계; 상기 필드 산화막 형성영역 전면에 열산화를 실시하여 필드 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2도 (a) 내지 (l)은 본 발명 실시예 1과 반도체 소자의 격리막 제조공정 단면도로써, 트랜치를 이용한 격리막 제조공정 단면도이고, 제3도 (a) 내지 (f)는 본 발명 실시예 2의 반도체 소자의 격리막 제조공정 단면도로써, 필드 산화막 형성공정을 나타낸 것이다.
또한, 제2도 및 제3도는 씨모스(CMOS)로 형성되는 주변회로부와 엔모스(NMOS)로 형성되는 메모리셀부를 동시에 나타낸 것으로써, 반도체 기판에 있어서 집적도가 높은 영역에서는 트랜치를 이용한 격리막을 형성하고 집적도에 여유가 있는 부분에서는 일반적인 로코스(LOCOS) 공정으로 필드 산화막을 형성하는 것이다.
먼저, 제2도 (a)에 나타낸 바와 같이 P형 반도체 기판(20)상에 패드 산화막(21)과 제1질화막(22)을 차례로 형성한다.
제2도 (b)에 나타낸 바와 같이 상기 제1질화막(22)상에 포토레지스트(PR10)를 증착하고 노광 및 현상공정으로 N형 웰 형성영역을 정의하여 포토레지스트(PR10)를 패터텅 한 다음, 패터닝된 포토레지스트(PR10)를 마스크로 이용한 식각공정으로 제1질화막(22)을 선택적으로 제거한다. 이때, 패드 산화막(21)에 약간의 과도식각이 행해진다.
제2도 (c)에 나타낸 바와 같이 제1질화막(22)이 제거된 P형 반도체 기판(20)에 N형 웰 이온을 주입한다.
제2도 (d)에 나타낸 바와 같이 포토레지스트 패턴(PR10)을 제거하고 N형 웰 이온주입 부분에 열산화 공정을 진행하여 웰 산화막(23)을 형성한다(이때 도면상에서 기판으로 확산되는 웰 산화막을 도시하지 않음).
제2도 (e)에 나타낸 바와 같이 상기 제1질화막(22)을 제거하고 주변회로부와 메모리셀부에 P형 웰 이온을 주입한다.
그다음, 드라이브 인(Drive In) 공정을 실시하여 P형 반도체 기판(20)내에 N형 웰(24)과 P형 웰(25)을 형성한다.
제2도 (f)에 나타낸 바와 같이 상기 P형 반도체 기판(20) 전면에 형성된 웰 산화막(23)과 패드 산화막(21)을 제거한다.
그다음 N형 웰(24) 및 P형 웰(25)이 형성된 P형 반도체 기판(20) 전면에 완충용 초기 산화막(26)과 제2질화막(27)을 형성한다.
제2도 (g)에 나타낸 바와 같이 상기 반도체 기판(20) 전면에 포토레지스트(PR11)를 증착하고 노광 및 현상공정으로 활성영역을 정의하여 포토레지스트(PR11)를 패터닝 한다.
제2도 (h)에 나타낸 바와 같이 상기 포토레지스트 패턴(PR11)을 마스크로 이용한 식각 공정으로 제2질화막(27)과 초기 산화막(26)을 선택적으로 제거하여 트랜치를 형성할 반도체 기판(20)을 노출시킨다.
제2도 (i)에 나타낸 바와 같이 상기 포토레지스트 패턴(PR11)을 제거하고 제2질화막(27)을 마스크로 이용한 식각공정으로 N형 웰(24)과 P형 웰(25)에 트랜치(28)를 형성한다.
제2도 (j)에 나타낸 바와 같이 상기 제2질화막(27) 및 트랜치(28)내에 CV(Chemical Vapour Deposition)법을 이용하여 격리 산화막(29)을 증착한다.
이때, 격리 산화막(29)을 형성하기 전 공정으로 트랜치(28)가 형성된 N형 웰(24) 및 P형 웰(25)에 각각 고농도 N형(N+) 채널 스톱층과 고농도 P형(P+) 채널 스톱층을 형성하는 이온주입 공정을 실시할 수 있다.
제2도 (k)에 나타낸 바와 같이 상기 격리 산화막(29)을 제2질화막(27)이 노출될 때까지 에치백(Etch-Back)하여 격리막(29a)으로 형성한다.
제2도 (l)에 나타낸 바와 같이 제2질화막(27)과 초기 산화막(26)을 제거하여 본 발명 실시예 1의 반도체 소자의 격리막을 형성한다.
그다음, 본 발명 실시예 2는 일반적인(Conventional) 로코스(LOCOS)에 의한 필드 산화막 형성공정으로서, 제2도 (f)에 나타낸 바와 같이 N형 웰(24)과 P형 웰(25)이 형성된 P형 반도체 기판(20)상에 초기 산화막(26)과 제2질화막(27)을 형성하는 공정까지는 동일하다.
그후 제3도 (a)에 나타낸 바와 같이 제2질화막(27)상에 포토레지스트(PR12)를 증착하고 노광 및 현상공정으로 활성영역을 정의하여 포토레지스트(PR12)를 패터닝 한다.
제3도 (b)에 나타낸 바와 같이 상기 포토레지스트 패턴(PR12)을 마스크로 이용한 식각 공정으로 제2질화막(27)과 초기 산화막(26)을 선택적으로 제거하여 필드 산화막을 형성할 반도체 기판(20)을 노출시킨다.
제3도 (c)에 나타낸 바와 같이 상기 포토레지스트 패턴(PR12)을 제거하고 제2질화막(27)을 포함한 반도체 기판(20) 전면에 포토레지스트(PR13)를 증착하고 노광 및 현상공정으로 상기 포토레지스트(PR13)를 패터닝 하여 P형 웰(25)만 선택적으로 마스킹 한다.
그다음 노출된 N형 웰(24)에 고농도 N형(N+) 필드이온을 주입하여 고농도 N형 채널 스톱층(30)을 형성한다.
이때, 제2질화막(27)이 형성된 곳을 제외한 N형 웰(24)내에만 고농도 N형 채널 스톱층(30)이 형성된다.
제3도 (d)에 나타낸 바와 같이 상기 포토레지스트 패턴(PR13)을 제거한 후, 제2질화막(27)을 포함한 반도체 기판(20) 전면에 포토레지스트(PR14)를 증착하고 노광 및 현상공정으로 상기 포토레지스트(PR14)를 패터닝 하여 N형 웰(24)만 선택적으로 마스킹 한다.
그다음 노출된 P형 웰(25)에 고농도 P형(P+) 필드이온을 주입하여 고농도 P형 채널 스톱층(31)을 형성한다.
P형 웰(25)상에 형성된 제2질화막(27)이 형성된 곳을 제외한 P형 웰(25)내에만 고농도 P형 채널 스톱층(31)이 형성된다.
제3도 (e)에 나타낸 바와 같이 상기 포토레지스트(PR14)를 제거하고 노출된 반도체 기판(20)을 열산화하여 제2질화막(27) 형성부분을 제외한 반도체 기판(20) 전면에 필드 산화막(32)을 형성한다.
제3도 (f)에 나타낸 바와 같이 상기 P형 반도체 기판(20) 전면에 형성된 제2질화막(27) 및 초기 산화막(26)을 제거하여 본 발명 실시예 2의 반도체 소자의 격리막을 형성한다.
이때 제3도 (f)의 제2질화막(27) 및 초기 산화막(26) 제거공정은 제2도 (l)의 제2질화막(27) 및 초기 산화막(26) 제거공정과 동시에 실시한다.
이상에서 설명한 바와 같이 본 발명의 실시예 1 및 실시예 2에 따른 반도체 소자의 격리막 형성공정은 하나의 셀(Cell)에서 주변회로부 및 메모리셀부에 관계없이 집적도가 높은 영역에서는 트랜치를 이용한 격리막을 사용하고 집적도에 여유가 있는 영역에서는 일반적인(Conventional) 로코스(LOCOS) 공정으로 필드 산화막을 형성하여 격리막으로 사용하는 것이다.
그러므로, 종래의 어드밴스드(Advanced) 로코스(LOCOS) 공정으로 형성한 필드 산화막의 에지부에서 발생하였던 더블 험프(Double Hump) 현상을 본 발명에서는 일반적인(Conventional) 로코스(LOCOS) 공정과 트랜치(Trench)를 이용한 격리막을 사용하여 누설전류(Leakage Current)를 줄이고 대기시 전류(Stand-by Current)의 손실을 줄여 더블 험프 현상을 방지하였다.
또한, 디자인 룰이 조밀한 곳에서는 트랜치를 이용한 격리막을 사용하여 소자의 집적도에서는 문제가 없이 전체적으로 높은 신뢰성과 저전력 소모에 유리한 반도체 소자를 제공할 수 있다.

Claims (5)

  1. 메모리셀부와 주변회로부로 정의된 제1도전형 반도체 기판상에 주변회로부에는 제1도전형 웰과 제2도전형 웰을 형성하고 메모리셀부에는 제1도전형 웰을 형성하는 단계; 상기 제1도전형 반도체 기판중 트랜치를 이용한 격리막 형성영역과 필드 산화막 형성영역으로 격리영역을 정의하는 단계; 제1도전형 반도체 기판에 초기 산화막과 질화막을 차례로 형성하는 단계; 상기 트랜치를 이용한 격리막 형성영역의 질화막과 초기 산화막을 선택적으로 패터닝하여 트랜치를 형성할 제1도전형 반도체 기판을 노출시키는 단계; 상기 질화막을 마스크로 하여 노출된 제1도전형 반도체 기판상에 형성된 제1, 제2도전형 웰을 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 격리막을 형성하는 단계를 포함하여 이루어지고, 필드 산화막 형성영역의 질화막과 산화막을 선택적으로 패터닝 하여 필드 산화막을 형성할 제1도전형 반도체 기판을 노출시키는 단계; 상기 노출된 제1도전형 반도체 기판상에 형성된 제1도전형 웰에는 제1도전형 채널 스톱층을 형성하고, 제2도전형 웰에는 제2도전형 채널 스톱층을 형성하는 단계; 상기 필드 산화막 형성영역 전면에 열산화를 실시하여 필드 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 격리막 형성방법.
  2. 제1항에 있어서, 상기 격리막은 산화막으로 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 제2항에 있어서, 상기 산화막은 CVD법으로 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
  4. 제1항에 있어서, 제1도전형 기판상에 형성하는 트랜치를 이용한 격리막과 열산화를 이용한 필드 산화막을 각각 집적도가 높은 부분과 집적도에 여유가 있는 부분을 정의한 후 사용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  5. 제1항에 있어서, 트랜치 형성후 필드이온을 주입하여 채널 스톱층을 형성한 다음 격리막을 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
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