KR100500581B1 - 반도체 장치에서 게이트 전극 형성 방법 - Google Patents

반도체 장치에서 게이트 전극 형성 방법 Download PDF

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Abstract

액티브 피팅 불량을 감소시키면서 게이트 전극을 형성하는 방법이 개시되어 있다. 액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 이온 주입에 의한 폴리실리콘막의 손상을 감소시키는 버퍼막을 형성한다. 상기 버퍼막상의 이온 주입 영역으로 불순물 이온을 주입하여, 상기 폴리실리콘막을 도전성 폴리실리콘막으로 형성한다. 상기 도전성 폴리실리콘막의 소정부위를 순차적으로 식각하여 게이트 전극을 형성한다. 상기 버퍼막에 의해 폴리실리콘막의 손상이 최소화되어 액티브 피팅 불량이 감소된다.

Description

반도체 장치에서 게이트 전극 형성 방법{Method for forming a gate electrode in semiconductor device}
본 발명은 게이트 전극 형성 방법에 관한 것이다. 보다 상세하게, 본 발명은 폴리실리콘으로 이루어지는 듀얼 게이트 전극 형성 방법에 관한 것이다.
CMOS 반도체 장치에서, N형으로 도핑된 폴리실리콘으로 P형 MOS트랜지스터의 게이트 전극을 형성하는 경우에는 알려진 바와 같이 반도체 기판 하부로 매립 채널(buried channel)이 형성된다. 또한, N형으로 도핑된 폴리실리콘으로 N형 MOS트랜지스터의 게이트 전극을 형성하는 경우에는 반도체 기판 표면 근처에 채널이 형성된다. 때문에, N형으로 도핑된 폴리실리콘으로 상기 N형 MOS트랜지스터와 P형 MOS트랜지스터의 게이트 전극을 각각 형성하면, 상기 N형 MOS트랜지스터와 P형 MOS트랜지스터간에는 문턱 전압 차이가 발생하게 된다. 상기 문턱 전압의 차이는 반도체 장치의 설계 및 제작에 제한 요인이 된다.
따라서 현재 초고속으로 동작하는 반도체 장치, 예컨대 Fast SRAM이나 로직 장치에서, N형 MOS트랜지스터는 폴리실리콘에 N형 불순물이 도핑된 게이트 전극을 사용하고 P형 MOS트랜지스터는 폴리실리콘에 P형 불순물이 도핑된 게이트 전극을 사용한다. 이러한 구조는 통상적으로 듀얼-게이트 구조라 한다.
도 1a 내지 도 1b는 종래의 듀얼 게이트 구조를 갖는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 통상적인 소자 분리 공정을 수행하여 액티브 영역과 필드 영역(10a)을 구분한다. 상기 반도체 기판(10)상에 게이트 절연막(12)을 형성한다. 이어서, 상기 게이트 절연막(12) 상에 도핑되지 않은 폴리실리콘막을 형성한다.
상기 비도핑 폴리실리콘막에서 N형 MOS트랜지스터로 형성되는 영역에 선택적으로 N형 불순물을 주입한다. 이어서, 국부적으로 N형 불순물이 도핑된 상기 폴리실리콘막에서 P형 트랜지스터로 형성되는 영역에 선택적으로 P형 불순물을 주입한다. 상기 불순물 주입 공정을 수행하면, 상기 도핑된 폴리실리콘막(14)의 표면은 물리적으로 손상(physical damage)된다.
도1b를 참조하면, 상기 불순물이 도핑된 폴리실리콘막(14)을 패터닝하여 N형 MOS트랜지스터 및 P형 MOS트랜지스터의 게이트 전극(16)을 형성한다.
상기 설명한 공정을 수행하여 듀얼 게이트 전극을 형성하는 방법은 일본 공개 특허 평5-335503호에 개시되어 있다. 상기 공정을 수행하여 듀얼 게이트 전극을 형성하는 경우, P형 트랜지스터의 문턱 전압이 쉬프트되는 것을 최소화할 수 있다.
그러나, 상기 방법으로 듀얼 게이트 전극을 형성하는 경우 공정이 종료된 이 후에 액티브 영역이 국부적으로 패여지는 액티브 피팅(18, Active pitting)현상이 빈번히 나타난다. 상기 액티브 피팅 현상(18)은 게이트 전극을 형성하는 과정에서 폴리실리콘막(14)에 물리적인 손상(physical damage)이 가해짐에 따라 게이트 패터닝을 위한 식각 공정을 수행할 때 상기 폴리실리콘막(14)이 과도 식각되면서 상기 기판의 표면 아래까지 식각되어 발생하는 것이다.
상기 액티브 피팅이 발생된 영역에 형성되는 단위 소자는 동작 불량이 발생하거나 동작 특성이 나쁘다. 따라서, 상기 액티브 피팅의 발생은 반도체 장치의 수율 및 반도체 장치의 신뢰성에 악영향을 준다.
따라서, 본 발명의 목적은 액티브 피팅을 감소하면서 듀얼 게이트 전극을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 이온 주입에 의한 폴리실리콘막의 손상을 감소시키는 버퍼막을 형성한다. 상기 버퍼막상의 이온 주입 영역으로 불순물 이온을 주입하여, 상기 폴리실리콘막을 도전성 폴리실리콘막으로 형성한다. 상기 버퍼막을 제거한다. 상기 도전성 폴리실리콘막 상에 반사 방지막을 형성한다. 이어서, 상기 반사 방지막, 도전성 폴리실리콘막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여 게이트 패턴을 형성한다.
상기한 목적을 달성하기 위한 또다른 방법으로, 액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 이온 주입에 의한 폴리실리콘막의 손상을 감소시키는 버퍼막을 형성한다. 상기 버퍼막상에서 N형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 N형 불순물을 주입하여 상기 폴리실리콘막의 일부 영역을 도핑한다. 상기 버퍼막상에서 P형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 P형 불순물을 주입하여 상기 폴리실리콘막의 일부 영역을 도핑한다. 상기 버퍼막을 제거한다. 상기 도핑된 폴리실리콘막 상에 반사 방지막을 형성한다. 이어서, 상기 반사 방지막, 도핑된 폴리실리콘막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여 게이트 패턴을 형성한다.
상기한 목적을 달성하기 위한 또다른 방법으로, 액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에, 인시튜로 N형 불순물을 도핑하면서 폴리실리콘막을 형성한다. 상기 N형 불순물이 도핑된 폴리실리콘막 상에, 상기 폴리실리콘막의 손상을 감소시키기 위한 버퍼막을 형성한다. 상기 버퍼막상에서 P형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 P형 불순물을 주입하여 폴리실리콘막의 일부 영역을 P형 불순물로 도핑한다. 상기 버퍼막을 제거한다. 상기 도핑된 폴리실리콘막 상에 반사 방지막을 형성한다. 이어서, 상기 반사 방지막, 도핑된 폴리실리콘막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여 게이트 패턴을 형성하여 게이트 전극을 형성한다.
상기한 목적을 달성하기 위한 또다른 방법으로, 액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에, 상기 폴리실리콘막의 손상을 감소시키기 위한 버퍼막을 형성한다. 상기 버퍼막에서 N형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 N형 불순물을 주입하여 폴리실리콘막의 일부 영역을 N형 불순물로 도핑한다. 상기 N형 불순물이 국부적으로 도핑된 폴리실리콘막의 소정 부위를 식각하여 게이트 패턴을 형성한다. 상기 게이트 패턴에서 P형 게이트 전극이 형성되는 영역에 선택적으로 P형 불순물을 주입하여 게이트 전극을 형성한다.
상기 방법에 의하면, 상기 폴리실리콘막 상에 버퍼막을 형성함으로서 후속 공정에 의해 상기 폴리실리콘막이 손상되는 것을 감소시킬 수 있다. 따라서, 상기 폴리실리콘막의 손상에 의해 발생하는 액티브 피팅 현상을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 듀얼 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)의 상에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(100a)을 구분한다. 상기 반도체 기판(100)에는 후속 공정을 통해 각 영역별로 N형 MOS트랜지스터 및 P형 MOS트랜지스터가 각각 형성된다.
구체적으로는, 반도체 기판(100) 상에 패드 산화막, 질화막 및 고온 산화막(도시안함)을 차례로 증착한다. 상기 고온 산화막 상에 실리콘 산질화물(SiON)을 증착하여 반사 방지층(anti-reflective layer)(도시안함)을 형성한 후, 액티브 패턴을 정의하기 위한 사진식각 공정을 진행하여 고온 산화막 패턴을 형성한다. 상기 고온 산화막 패턴을 식각 마스크로 이용하여 상기 질화막 및 패드 산화막을 식각하여 질화막 패턴 및 패드 산화막 패턴을 형성한 후, 계속해서 상기 기판을 소정의 깊이로 식각하여 트렌치를 형성한다.
상기 트렌치를 채우도록 화학 기상 증착 방법으로 CVD-산화막을 형성한 후, 상기 질화막 패턴의 상부 표면이 노출될 때까지 상기 CVD-산화막을 화학 기계적 연마(CMP) 방법으로 제거하여 트렌치의 내부에 필드 산화막이 형성된다. 다음에, 인산 스트립 공정으로 잔류하는 상기 질화막 패턴을 제거한다.
이어서, 상기 액티브 영역 및 필드 영역(100a)이 구분되어 있는 기판(100)상에 게이트 절연막(102)을 30 내지 100Å정도로 얇게 형성한다. 상기 게이트 절연막(102) 상에 도핑되지 않은 폴리실리콘막(104)을 형성한다.
도 2b를 참조하면, 상기 비도핑된 폴리실리콘막(104) 상에, 이 후에 수행되는 이온 주입 공정 및 에싱/스트립 공정등에 의해 상기 폴리실리콘막의 표면이 손상되는 것을 최소화하기 위한 버퍼막(106)이 형성된다.
상기 버퍼막(106)은 50 내지 200Å 정도의 두께로 형성한다. 상기 버퍼막(106)이 너무 얇을 경우에는 이온 주입 및 에싱/스트립 공정 시에 상기 버퍼막(106)이 모두 제거되어 상기 폴리실리콘막(104)의 손상을 방지하는 효과를 기대할 수 없다. 또한, 상기 버퍼막(106)이 너무 두꺼울 경우에는 하부의 폴리실리콘막(104)내에 불순물 이온을 원하는 깊이로 주입하기가 어려워진다.
또한, 상기 버퍼막(106)은 이 후의 에싱/스트립 공정 시에 거의 식각되지 않는 막으로 형성하여야 한다. 따라서, 상기 버퍼막(106)에 의해 상기 에싱/스트립 공정에 의한 폴리실리콘막(104)의 손상을 최소화할 수 있다.
구체적으로, 상기 버퍼막(106)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 실리콘 산화막으로 버퍼막을 형성하면, 상기 폴리실리콘막(104)과의 계면에서 스트레스에 의한 균열이 비교적 작게 발생한다.
상기 실리콘 산화막은 화학 기상 증착 방법 또는 열산화 방법으로 형성할 수 있다. 그러나, 상기 실리콘 산화막은 하부의 폴리실리콘막의 구조에 변화를 거의 주지 않는 화학 기상 증착 방법으로 형성하는 것이 더욱 바람직하다. 만일, 열산화 방법으로 실리콘 산화막을 형성하는 경우에는 상기 폴리실리콘막(104)이 산소와 반응하기 때문에 상기 폴리실리콘막(104)이 일정 두께만큼 소모된다. 때문에, 원래의 폴리실리콘막 구조에 변화를 주게된다.
예컨대, 상기 실리콘 산화막은 700내지 800℃의 온도, 80 내지 100Pa의 압력 조건하에서 SiH 및 N2O 가스를 소오스 가스로 사용하는 조건의 CVD 방식으로 형성할 수 있다.
도 2c를 참조하면, 상기 버퍼막(104) 상에 포토레지스트를 코팅하여 포토레지스트막을 형성한다. 이어서, 상기 N형 MOS트랜지스터가 형성될 영역의 버퍼막이 선택적으로 노출되도록 상기 포토레지스트막을 노광하여 제1 포토레지스트 패턴(108)을 형성한다.
상기 제1 포토레지스트 패턴(108)을 마스크로하여 N형 불순물을 주입(110)한다. 상기 N형 불순물은 인(P)을 포함한다. 상기 공정에 의해 상기 폴리실리콘막(104)에서 상기 N형 MOS 트랜지스터가 형성될 영역이 N형 불순물로 도핑된다. 그리고, 상기 폴리실리콘막(104)에서 상기 P형 MOS트랜지스터가 형성될 영역은 불순물이 도핑되지 않은 상태를 유지한다.
도 2d를 참조하면, 상기 제1 포토레지스트 패턴(108)은 통상적인 에싱 및 스트립 공정을 수행하여 제거한다. 일반적으로, 상기 에싱 공정은 O3 플라즈마를 사용하여 수행하고, 스트립 공정은 황산과 NH4OH, H2O2 및 H2O으로 조성된 SC1의 혼합 용액을 사용하여 수행한다.
만일 상기 폴리실리콘막(104)이 상기 N형 불순물 이온 주입 공정에 의해 손상되면, 상기 손상된 폴리실리콘막(104) 영역에 국부적으로 식각율(etch rate)이 증가한다. 그러므로, 상기 제1 포토레지스트 패턴(108)을 제거하는 에싱 및 스트립 공정을 수행할 때 상기 손상된 폴리실리콘막(104)의 표면이 국부적으로 과도 식각된다. 상기 과도 식각된 부위는 결함 소오스(defect source)가 되어 후속 공정을 진행하면서 불량을 유발시킨다.
그런데, 상기 N형 이온 주입 공정 및 제1 포토레지스트 패턴 제거 공정을 수행할 시에 폴리실리콘막(104) 상에는 버퍼막(106)이 형성되어 있으므로, 상기 폴리실리콘막(104)이 외부에 노출되지 않는다. 따라서, 상기 폴리실리콘막(104)으로 N형 불순물을 주입할 때 상기 폴리실리콘막(104)의 손상이 최소화된다. 또한, 상기 제1 포토레지스트 패턴(108)을 제거하기 위한 케미컬 및 가스가 상기 폴리실리콘막(104)에 직접 접촉하지 않기 때문에 상기 케미컬 및 가스에 의해 상기 폴리실리콘막(104) 표면이 과도하게 식각되는 것을 최소화할 수 있다.
도 2e를 참조하면, 상기 버퍼막(106) 상에 포토레지스트를 코팅하여 포토레지스트막을 형성한다. 이어서, 상기 P형 MOS트랜지스터가 형성될 영역의 버퍼막(106)이 선택적으로 노출되도록 상기 포토레지스트막을 노광하여 제2 포토레지스트 패턴(112)을 형성한다.
상기 제2 포토레지스트 패턴(112)을 마스크로하여 P형 불순물을 주입(114)한다. 상기 P형 불순물은 붕소(B)을 포함한다. 상기 공정에 의해 상기 폴리실리콘막(104)에서 상기 P형 MOS 트랜지스터가 형성될 영역이 P형 불순물로 도핑된다. 상기 도핑 공정에 의해 상기 폴리실리콘막(104)은 도전성을 갖는다.
이어서, 상기 제2 포토레지스트 패턴(112)을 통상적인 에싱 및 스트립 공정을 수행하여 제거한다.
상기 이온 주입 공정을 수행할 시에 상기 버퍼막(106)이 폴리실리콘막 상에 형성되어 있으므로 상기 폴리실리콘막(104)이 외부에 노출되지 않는다. 따라서, 상기 폴리실리콘막(104) 내에 P형 불순물을 주입할 때 상기 폴리실리콘막(104)의 손상이 최소화된다. 또한, 상기 버퍼막(106)이 형성됨으로서 상기 제2 포토레지스트 패턴(112)을 제거하기 위해 제공되는 케미컬 및 가스에 의해 상기 폴리실리콘막(104)의 표면이 과도하게 식각되는 것을 방지할 수 있다.
도 2f를 참조하면, 상기 도핑된 폴리실리콘막(104)상에 형성된 상기 버퍼막(106)을 제거한다. 상기 버퍼막(106)을 제거하는 공정은 하부의 폴리실리콘막(104)의 손상을 최소화하기 위해 습식 식각 공정으로 수행하는 것이 바람직하다. 상기 버퍼막(106)이 실리콘 산화막으로 형성된 경우 LAL 또는 BOE를 사용하여 제거할 수 있다.
그런데, 상기 버퍼막(106)은 상기 제2 포토레지스트 패턴(112)을 제거하는 공정을 수행하면서 일부 제거된다. 따라서, 상기 제2 포토레지스트 패턴(112)의 제거 공정을 수행할 때 상기 버퍼막(106)이 완전히 제거되도록 공정 조건을 설정하여 상기 버퍼막(106)을 제거할 수 있다. 이러한 경우에는, 별도의 버퍼막(106) 제거 공정은 수행하지 않을 수 있다.
도 2g를 참조하면, 상기 폴리실리콘막(104) 상에 반사 방지막(116)을 형성한다. 상기 반사 방지막(116)은 포토레지스트막을 패터닝할 때 난반사를 방지하기 위해 형성되는 막이다. 상기 반사 방지막(116)은 예컨대 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성한다.
도 2h를 참조하면, 상기 반사 방지막(116)상에 포토레지스트를 코팅하여 포토레지스트막을 형성한다. 상기 포토레지스트막의 소정 부위를 노광하여 게이트 전극이 형성될 영역을 정의하기 위한 제3 포토레지스트 패턴(도시안함)을 형성한다. 상기 제3 포토레지스트 패턴을 식각 마스크로 상기 반사 방지막(116)을 식각하여 반사 방지막 패턴(116a)을 형성한다.
이어서, 상기 제3 포토레지스트 패턴을 통상의 에싱 및 스트립 공정을 수행하여 제거한다. 상기 반사 방지막 패턴(116a)을 식각 마스크로 상기 폴리실리콘막 (104)및 게이트 절연막(102)의 소정 부위를 순차적으로 식각하여 게이트 절연막 패턴(102a) 폴리실리콘 패턴(104a) 및 반사 방지막 패턴(116a)이 적층된 게이트 전극을 형성한다. 이 때, N형 트랜지스터에는 N형 불순물이 도핑된 폴리실리콘 게이트 전극(120a)이 형성되고, P형 트랜지스터에는 P형 불순물이 도핑된 폴리실리콘 게이트 전극(120b)이 형성된다.
상기 식각 공정을 수행하기 이전의 상기 폴리실리콘막(104)은 이온 주입 공정이나 에싱/스트립 공정 등에 의해 표면이 거의 손상되지 않은 상태를 유지한다. 따라서, 상기 듀얼 게이트 전극을 형성하기 위해 상기 폴리실리콘막(104)을 식각하는 공정을 수행하더라도, 상기 폴리실리콘막(104)의 손상 부위가 과도하게 식각되어 상기 기판(100)의 표면 아래까지 일부 식각되는 액티브 피팅 현상이 거의 발생되지 않는다.
따라서, 상기 설명한 방법에 의해 듀얼 게이트 전극을 형성하는 경우에는 반도체 장치의 신뢰성이 향상되고 동작 불량이 감소되는 효과가 있다.
실시예 2
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 듀얼 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 제2 실시예는 폴리실리콘의 불순물 도핑 방법을 제외하고는 상기 제1 실시예와 동일하다. 따라서, 중복되는 설명은 생략한다.
도 3a를 참조하면, 반도체 기판(200)의 상에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(200a)을 구분한다. 상기 반도체 기판(200)에는 후속 공정을 통해 각 영역별로 N형 MOS트랜지스터 및 P형 MOS트랜지스터가 각각 형성된다.
이어서, 상기 액티브 영역 및 필드 영역(200a)이 구분되어 있는 기판(200)상에 게이트 절연막(202)을 30 내지 100Å정도로 얇게 형성한다.
이어서, 상기 게이트 절연막(202) 상에 인시튜 도핑 공정에 의해 N형 불순물이 도핑된 폴리실리콘막(204)을 형성한다.
도 3b를 참조하면, 상기 N형 불순물이 도핑된 폴리실리콘막(204) 상에, 이 후에 수행되는 이온 주입 공정 및 에싱/스트립 공정등에 의해 상기 폴리실리콘막(204)의 표면이 손상되는 것을 최소화하기 위한 버퍼막(206)이 형성된다. 상기 버퍼막(206)은 50 내지 200Å 정도의 두께로 형성한다. 상기 버퍼막(206)은 화학 기상 증착 방법 또는 열산화 방법에 의한 실리콘 산화막으로 형성할 수 있다.
도 3c를 참조하면, 상기 버퍼막(206) 상에 포토레지스트를 코팅하여 포토레지스트막을 형성한다. 이어서, 상기 P형 MOS트랜지스터가 형성될 영역의 버퍼막이 선택적으로 노출되도록 상기 포토레지스트막을 노광하여 포토레지스트 패턴(208)을 형성한다. 상기 포토레지스트 패턴(208)을 마스크로하여 P형 불순물을 주입(210)한다. 이 때, 상기 P형 MOS 트랜지스터가 형성될 영역은 상기 N형 불순물의 농도보다 상기 P형 불순물의 농도가 높게 되도록 상기 P형 불순물을 주입한다. 따라서, 상기 P형 MOS 트랜지스터가 형성될 영역은 P형 불순물이 주로 도핑된다.
이어서, 상기 포토레지스트 패턴(208)을 통상적인 에싱 및 스트립 공정을 수행하여 제거한다. 상기 방법에 의하면, 1회의 포토리소그라피 공정을 통해 폴리실리콘막(204)을 N형 또는 P형 불순물로 도핑할 수 있어 공정이 단순화되는 장점이 있다.
또한, 상기 P형 이온 주입 공정 및 포토레지스트 제거 공정을 수행할 시에 폴리실리콘막(204) 상에는 버퍼막(206)이 형성되어 있으므로, 상기 폴리실리콘막(204)이 외부에 노출되지 않는다. 따라서, 상기 공정들을 수행하면서 상기 폴리실리콘막(204) 표면이 손상되는 것을 최소화할 수 있다.
도 3d를 참조하면, 상기 도 1d 내지 도 1g를 참조로 설명한 것과 동일한 공정을 수행한다. 즉, 상기 버퍼막(206)을 제거한다. 상기 폴리실리콘막(204) 상에 반사 방지막을 형성한다. 이어서, 상기 반사 방지막, 폴리실리콘막(204) 및 게이트 절연막(202)의 소정 부위를 순차적으로 식각하여 게이트 절연막 패턴(202a), 폴리실리콘막 패턴(204a) 및 반사 방지막 패턴(216a)이 적층된 게이트 전극을 형성한다. 이 때, N형 트랜지스터에는 N형 불순물이 도핑된 폴리실리콘 게이트 전극(220a)을 형성되고, P형 트랜지스터에는 P형 불순물이 주로 도핑된 폴리실리콘 게이트 전극(220b)을 형성된다.
상기 식각 공정을 수행하기 이전의 상기 폴리실리콘막(204)은 이온 주입 공정이나 에싱/스트립 공정 등에 의해 표면이 거의 손상되지 않은 상태를 유지한다. 따라서, 상기 듀얼 게이트 전극을 형성하기 위해 상기 폴리실리콘막(204)을 식각하는 공정을 수행하더라도, 상기 폴리실리콘막(204)의 손상 부위가 과도하게 식각되어 상기 기판(200)의 표면 아래까지 일부 식각되는 액티브 피팅 현상이 거의 발생되지 않는다.
실시예 3
도 4a 내지 도 4g는 본 발명의 제3 실시예에 따른 듀얼 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 기판(300)의 상에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(300a)을 구분한다. 상기 반도체 기판(300)에는 후속 공정을 통해 각 영역별로 N형 MOS트랜지스터 및 P형 MOS트랜지스터가 각각 형성된다.
이어서, 상기 액티브 영역 및 필드 영역(300a)이 구분되어 있는 기판(300)상에 게이트 절연막(302)을 30 내지 100Å정도로 얇게 형성한다.
이어서, 상기 게이트 절연막(302) 상에 불순물이 도핑되지 않은 폴리실리콘막(304)을 형성한다.
도 4b를 참조하면, 상기 불순물이 도핑되지 않은 폴리실리콘막(304) 상에, 이 후에 수행되는 이온 주입 공정 및 에싱/스트립 공정등에 의해 상기 폴리실리콘막(304)의 표면이 손상되는 것을 최소화하기 위한 버퍼막(306)이 형성된다. 상기 버퍼막(306)은 50 내지 200Å 정도의 두께로 형성한다. 상기 버퍼막(306)은 화학 기상 증착 방법 또는 열산화 방법에 의한 실리콘 산화막으로 형성할 수 있다.
도 4c를 참조하면, 상기 버퍼막(306) 상에 포토레지스트를 코팅하여 포토레지스트막을 형성한다. 이어서, 상기 N형 MOS트랜지스터가 형성될 영역의 버퍼막(306)이 선택적으로 노출되도록 상기 포토레지스트막을 노광하여 제1 포토레지스트 패턴(308)을 형성한다. 상기 제1 포토레지스트 패턴(308)을 마스크로하여 N형 불순물을 주입(310)한다. 이 때, 상기 폴리실리콘막(304)에서 상기 P형 MOS트랜지스터가 형성될 영역은 불순물이 도핑되지 않은 상태를 유지한다.
이어서, 상기 제1 포토레지스트 패턴(308)을 통상적인 에싱 및 스트립 공정을 수행하여 제거한다.
상기 N형 이온 주입 공정 및 제1 포토레지스트 패턴(308) 제거 공정을 수행할 시에 폴리실리콘막(304) 상에는 버퍼막(306)이 형성되어 있으므로, 상기 폴리실리콘막(304)이 외부에 노출되지 않는다. 따라서, 상기 공정들을 수행하면서 상기 폴리실리콘막(304) 표면이 손상되는 것을 최소화할 수 있다.
도 4d를 참조하면, 상기 폴리실리콘막(304) 상에 형성되어 있는 상기 버퍼막(306)을 제거한다. 상기 버퍼막(306)을 제거하는 공정은 하부의 폴리실리콘막(304)의 손상을 최소화하기 위해 습식 식각 공정으로 수행하는 것이 바람직하다. 상기 버퍼막(306)이 실리콘 산화막으로 형성된 경우 LAL 또는 BOE를 사용하여 제거할 수 있다.
상기 버퍼막(306)은 상기 제1 포토레지스트 패턴(308)의 제거 공정을 수행하면서 일부 소모된다. 따라서, 상기 제1 포토레지스트 패턴(308)의 제거 공정을 수행할 때 상기 버퍼막(306)이 완전히 제거되도록 공정 조건을 설정하여 상기 버퍼막을 제거할 수 있다. 이 경우, 별도의 버퍼막(306) 제거 공정은 수행하지 않아도 된다. 또는, 상기 버퍼막(306)을 제거하는 공정은 본 단계에서 수행하지 않고 이 후에 진행되는 포토레지스트 패턴의 제거 공정시에 동시에 수행할 수도 있음을 알려둔다.
도 4e를 참조하면, 상기 폴리실리콘막(304) 및 게이트 절연막(302)의 소정 부위를 식각하여 게이트 절연막 패턴(302a) 및 폴리실리콘 패턴(304a)이 적층된 형태의 게이트 패턴을 형성한다. 이 때, 상기 게이트 패턴의 일부는 후속 공정을 통해 N형 MOS트랜지스터의 게이트 전극으로 형성되고, 나머지 상기 게이트 패턴은 P형 MOS트랜지스터의 게이트 전극으로 형성된다. 이하에서는, 상기 게이트 패턴들 중에서 N형 MOS트랜지스터의 게이트 전극으로 형성되는 것은 N형 게이트 패턴(312a)이라하고 P형 MOS트랜지스터의 게이트 전극으로 형성되는 것은 P형 게이트 패턴(312b)이라하여 설명한다.
구체적으로 설명하면, 상기 폴리실리콘막(304) 상에 포토레지스트를 코팅한다. 이어서, 상기 N형 및 P형 MOS트랜지스터의 게이트 전극으로 형성될 영역이 마스킹되도록 상기 포토레지스트를 노광하여 제2 포토레지스트 패턴(도시 안함)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 폴리실리콘막(304)을 식각한다. 따라서, N형 및 P형 게이트 전극으로 형성될 게이트 패턴(312a, 312b)이 형성된다. 이 때, 상기 N형 게이트 패턴(312a)은 이미 N형 불순물이 주입되어 있으므로 도전성을 갖는다.
상기 게이트 패턴을 형성하기 위한 식각 공정을 수행하기 이전의 상기 폴리실리콘막(304)은 이온 주입 공정이나 에싱/스트립 공정 등에 의해 표면이 거의 손상되지 않은 상태를 유지한다. 따라서, 상기 폴리실리콘막(304)의 식각하는 공정을 수행하더라도, 액티브 피팅 현상은 거의 발생되지 않는다.
도 4f를 참조하면, 상기 P형 MOS 트랜지스터가 형성될 영역을 선택적으로 노출하는 제3 포토레지스트 패턴(314)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴(314)을 이온주입 마스크로하여 P형 불순물을 주입(318)한다. 따라서, 상기 P형 게이트 패턴(312b) 양측의 기판부위는 P형 소오스/드레인(320b)으로 형성된다. 또한, 상기 P형 게이트 패턴(312b)은 불순물 이온이 도핑되어 도전성을 갖는 P형 게이트 전극(316b)으로 형성된다.
이어서, 상기 제3 포토레지스트 패턴(314)을 통상적인 에싱 및 스트립 공정을 수행하여 제거한다.
도 4g를 참조하면, 상기 N형 MOS 트랜지스터가 형성될 영역을 선택적으로 노출하는 제4 포토레지스트 패턴(322)을 형성한다. 이어서, 상기 제4 포토레지스트 패턴(322)을 이온주입 마스크로하여 N형 불순물을 주입(319)한다. 상기 N형 불순물은 인(P)를 포함한다. 따라서, 상기 N형 게이트 패턴(312a) 양측의 기판 아래로 N형 소오스/드레인 영역(320a)이 형성된다. 동시에, 상기 N형 게이트 패턴(312a)은 N형 불순물로 한번더 도핑되어 N형 게이트 전극(316a)으로 형성된다.
이어서, 상기 제4 포토레지스트 패턴(322)을 통상적인 에싱 및 스트립 공정을 수행하여 제거한다.
상기 도 4f를 참조로 설명한 공정과 상기 도 4g를 참조로 설명한 공정은 서로 순서를 바꾸어 수행하여도 상관없다.
상기 방법에 의하면, P형 소오스/드레인 형성 공정을 수행할 때 동시에 P형 게이트 패턴을 불순물로 도핑한다. 따라서, 상기 듀얼 게이트 전극의 제조 공정이 단순화되는 효과가 있다.
상술한 바와 같이 본 발명에 의하면, 상기 폴리실리콘막 상에 버퍼막을 형성함으로서 상기 불순물 주입 공정 및 에싱/스트립 공정 등에 의해 상기 폴리실리콘막이 손상되는 것을 감소시킬 수 있다. 따라서, 상기 폴리실리콘막의 손상에 의해 후속의 식각 공정을 수행할 시에 발생하는 액티브 피팅 현상을 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1b는 종래의 듀얼 게이트 구조를 갖는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 듀얼 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 듀얼 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4g는 본 발명의 제3 실시예에 따른 듀얼 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 202, 302 : 게이트 절연막
104, 204, 304 : 폴리실리콘막 106, 206, 306 : 버퍼막

Claims (20)

  1. i)액티브 및 필드 영역이 구분된 반도체 기판 상에 게이트 절연막 및 폴리 실리콘막을 형성하는 단계;
    ii)상기 폴리실리콘막 상에, 이온 주입 공정에 따른 폴리실리콘막의 표면 손상을 감소시키기 위한 버퍼막을 형성하는 단계;
    iii)상기 버퍼막 상에 이온 주입 마스크를 형성하는 단계;
    iv)상기 이온 주입 마스크를 사용하여 상기 버퍼막 아래의 폴리실리콘막 내로 불순물 이온을 주입하는 단계;
    v)상기 이온 주입 마스크 및 버퍼막을 순차적으로 제거하는 단계;
    vi)상기 폴리실리콘막 상에 반사 방지막을 형성하는 단계; 및
    vii)상기 반사 방지막, 폴리실리콘막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 버퍼막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  3. 제2항에 있어서, 상기 실리콘 산화막은 화학 기상 증착 방법 또는 열산화 방법으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  4. 제1항에 있어서, 상기 버퍼막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  5. 삭제
  6. i)액티브 및 필드 영역이 구분된 반도체 기판 상에 게이트 절연막 및 폴리 실리콘막을 형성하는 단계;
    ii)상기 폴리실리콘막 상에, 이온 주입 공정에 따른 폴리실리콘막의 표면 손상을 감소시키기 위한 버퍼막을 형성하는 단계;
    iii)제1 이온 주입 마스크를 사용하여 상기 버퍼막에서 N형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 N형 불순물을 주입하여 상기 폴리실리콘막의 일부 영역을 도핑하는 단계;
    iv)상기 폴리실리콘막의 표면이 손상되는 것을 억제하면서 상기 제1 이온 주입 마스크를 제거하는 단계;
    v)제2 이온 주입 마스크를 사용하여 상기 버퍼막에서 P형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 P형 불순물을 주입하여 상기 폴리실리콘막의 일부 영역을 도핑하는 단계;
    vi)상기 폴리실리콘막의 표면이 손상되는 것을 억제하면서 상기 제2 이온 주입 마스크를 제거하는 단계;
    vii)상기 버퍼막을 제거하는 단계;
    viii)상기 도핑된 폴리실리콘막 상에 반사 방지막을 형성하는 단계; 및
    ix)상기 반사 방지막, 도핑된 폴리실리콘막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  7. 제6항에 있어서, 상기 버퍼막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  8. 제7항에 있어서, 상기 실리콘 산화막은 화학 기상 증착 방법 또는 열산화 방법으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  9. 제6항에 있어서, 상기 버퍼막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  10. 제6항에 있어서, iii) 단계는,
    상기 버퍼막상에서 N형 게이트 전극을 형성하기 위한 이온 주입 영역을 선택적으로 노출하는 제1 이온 주입 마스크로서 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 이온 주입 마스크로 하고, 상기 폴리실리콘막이 도핑되도록 N형 불순물을 주입하는 단계를 수행하여 이루어지는 것을 특징으로 하는 게이트 전극 형성 방법.
  11. 제6항에 있어서, v) 단계는,
    상기 버퍼막상에서 P형 게이트 전극을 형성하기 위한 이온 주입 영역을 선택적으로 노출하는 제2 이온 주입 마스크로서 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이온 주입 마스크로 하고, 상기 폴리실리콘막이 도핑되도록 P형 불순물을 주입하는 단계를 수행하여 이루어지는 것을 특징으로 하는 게이트 전극 형성 방법.
  12. 제6항에 있어서, 상기 제2 이온 주입 마스크를 제거하는 공정 및 상기 버퍼막을 제거하는 공정은 동시에 수행되는 것을 특징으로 하는 게이트 전극 형성 방법.
  13. 제6항에 있어서, 상기 버퍼막은 습식 식각에 의해 제거하는 것을 특징으로 하는 게이트 전극 형성 방법.
  14. 제6항에 있어서, 상기 반사 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  15. i)액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막을 형성하는 단계;
    ii)상기 게이트 절연막 상에, 인시튜로 N형 불순물을 도핑하면서 폴리실리콘막을 형성하는 단계;
    iii)상기 N형 불순물이 도핑된 폴리실리콘막 상에, 이온 주입 공정에 따른 폴리실리콘막의 표면 손상을 감소시키기 위한 버퍼막을 형성하는 단계;
    iv)이온 주입 마스크를 사용하여 상기 버퍼막에서 P형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 P형 불순물을 주입하여 상기 폴리실리콘막의 일부 영역을 P형 불순물로 도핑하는 단계;
    v)상기 폴리실리콘막의 표면이 손상되는 것을 억제하면서 상기 이온 주입 마스크를 제거하는 단계;
    vi)상기 버퍼막을 제거하는 단계;
    vii)상기 도전성 실리콘막 상에 반사 방지막을 형성하는 단계; 및
    viii)상기 반사 방지막, 폴리실리콘막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여 게이트 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  16. 제15항에 있어서, 상기 버퍼막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  17. 제15항에 있어서, 상기 버퍼막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
  18. i)액티브 및 필드 영역이 구분된 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계;
    ii)상기 폴리실리콘막 상에, 이온 주입 공정에 따른 폴리실리콘막의 표면 손상을 감소시키기 위한 버퍼막을 형성하는 단계;
    iii)이온 주입 마스크를 사용하여 상기 버퍼막에서 N형 게이트 전극을 형성하기 위한 이온 주입 영역에 선택적으로 N형 불순물을 주입하여 상기 폴리실리콘막의 일부 영역을 N형 불순물로 도핑하는 단계;
    iv)상기 폴리실리콘막의 표면이 손상되는 것을 억제하면서 상기 이온 주입 마스크를 제거하는 단계;
    v)상기 버퍼막을 제거하는 단계;
    vi)상기 N형 불순물이 국부적으로 도핑되어 있는 폴리실리콘막 및 게이트 절연막의 소정 부위를 식각하여 게이트 패턴을 형성하는 단계; 및
    vii)상기 게이트 패턴에서 P형 게이트 전극이 형성되는 영역에 선택적으로 P형 불순물을 주입하는 단계를 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  19. 제18항에 있어서, 상기 iv)단계를 수행한 이 후에 상기 게이트 패턴에서 N형 게이트 전극이 형성되는 영역에 선택적으로 N형 불순물을 주입하는 단계를 더 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  20. 제18항에 있어서, 상기 버퍼막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 게이트 전극 형성 방법.
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