KR20050074915A - 반도체 장치의 제조 방법 - Google Patents

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KR20050074915A
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모리야마다까시
혼다나오히로
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

소자 분리홈의 형성 공정에서 홈의 내부에 발생하는 바늘 형상에 기인하는 게이트 전극의 절연 파괴를 방지한다. 소자 분리홈 형성용의 에칭 마스크가 되는 질화 실리콘막(3) 상에 산화 실리콘막(4)을 형성한 후, 하층에 반사 방지막(5)을 형성한 포토레지스트막(6)을 마스크로 하여 질화 실리콘막(3)을 패터닝하는 공정 전에, 기판(1)의 표면을 불산계의 에칭액으로 세정함으로써, 산화 실리콘막(4)의 표면에 부착하고 있었던 이물(7)을 리프트오프시킨다.

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 기판에 소자 분리홈(Shallow Trench Isolation; STI)을 제조하는 프로세스에 적용하기에 유효한 기술에 관한 것이다.
반도체 기판에 소자 분리홈을 형성하는 일반적인 방법은 다음과 같다. 우선, 단결정 실리콘 기판을 열산화하여 그 표면에 얇은 산화 실리콘막을 형성하고, 또한 그 상부에 CVD(Chemical Vapor Deposition)법으로 질화 실리콘막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 소자 분리 영역의 질화 실리콘막 및 산화 실리콘막을 제거한다. 다음으로, 상기 포토레지스트막을 제거하여, 질화 실리콘막을 마스크로 한 드라이 에칭으로 기판에 홈을 형성한 후, 기판을 열산화함으로써, 홈의 내벽에 얇은 산화 실리콘막을 형성한다. 이 산화 실리콘막은 홈의 내벽에 발생한 에칭 손상의 제거와, 후의 공정에서 홈의 내부에 매립되는 산화 실리콘막의 스트레스 완화를 목적으로 하여 형성된다.
다음으로, 홈의 내부를 포함하는 기판 상에 CVD법으로 두꺼운 산화 실리콘막을 퇴적한 후, 기판을 열 처리하고, 홈의 내부에 매립한 산화 실리콘막을 치밀하게 소결(덴시파이)한다. 계속해서, 화학적 기계 연마(Chemical Mechanical Polishing;CMP)법으로 질화 실리콘막의 상부의 산화 실리콘막을 제거하여, 홈의 내부에만 산화 실리콘막을 남긴 후, 불필요해진 질화 실리콘막을 에칭으로 제거한다.
상기한 바와 같은 방법으로 형성되는 소자 분리홈은, 질화 실리콘막을 제거했을 때의 실리콘 기판의 표면과, 소자 분리홈 내의 산화 실리콘막의 표면 사이에 단차가 발생하므로, 그 후의 세정 공정에서 소자 분리홈의 단부의 산화 실리콘막이 하방으로 후퇴(리세스)하는 현상이 발생한다.
그 때문에, 활성 영역의 기판 표면에 형성하는 게이트 산화막이 활성 영역의 단부(견부)에서 국소적으로 얇아져, 이 견부에 게이트 전압의 전계가 집중하는 결과, 낮은 게이트 전압이라도 드레인 전류가 흘러 버리는 현상(킹크 특성이라고 함)이 발생하는 것이 알려져 있으며, 이를 해결하는 대책으로서, 활성 영역의 견부에 라운딩을 두는 기술 등이 제안되어 있다.
예를 들면, 일본 특개소63-2371호 공보(특허 문헌 1 참조)는, 상기한 바와 같은 소자 분리홈에 의해 둘러싸인 기판의 활성 영역에 채널 폭이 1㎛ 이하의 미세한 MISFET를 형성한 경우, 임계값 전압(Vth)이 저하되는, 소위 협 채널 효과가 현재화하여, 디바이스로서 사용 불가능해지는 문제를 지적하고 있다. 그리고, 이러한 협 채널 효과를 억제하기 위해서, 기판에 홈을 형성한 후, 950℃의 웨트 산화를 행하여 활성 영역의 견부에 곡율(라운딩)을 갖게 함과 함께, 활성 영역의 견부의 게이트 산화막을 두껍게 함으로써, 임계값 전압의 저하를 방지하는 기술을 개시하고 있다.
일본 특개평2-260660호 공보(특허 문헌 2 참조)는, 개략 다음과 같은 방법에 의해 활성 영역의 견부에 라운딩을 두고 있다. 우선, 반도체 기판의 소자 형성 영역을 산화막과 내산화성막의 적층막으로 이루어지는 마스크로 피복하고, 이 상태에서 기판을 열산화함으로써, 소자 분리 영역의 기판면에 그 일단이 소자 형성 영역에 침식되도록 산화막을 형성한다. 다음으로, 상기 내산화성막을 마스크로 한 웨트 에칭에 의해, 소자 분리 영역의 상기 산화막을 제거하고, 계속해서 상기 내산화성막을 마스크로 한 반응성 이온 에칭에 의해, 소자 분리 영역의 기판에 홈을 형성한 후, 기판을 열산화함으로써, 상기 홈의 내벽면에 열산화막을 형성하고, 또한 홈의 견부에 라운딩을 둔다.
[특허 문헌 1]
일본 특개소63-2371호 공보
[특허 문헌 2]
일본 특개평2-260660호 공보
[특허 문헌 3]
일본 특개2000-200878호
본 발명자는 종래의 소자 분리홈 형성 방법을 검토한 결과, 다음과 같은 문제점을 신규로 발견하였다. 상술한 바와 같이, 소자 분리홈을 형성하는 공정에서는, 우선 실리콘 기판 상에 얇은 열산화 실리콘막을 개재하여 질화 실리콘막을 퇴적하고, 다음으로 포토레지스트막을 마스크로 한 드라이 에칭으로 소자 분리 영역의 질화 실리콘막을 제거한다. 이 질화 실리콘막은 소자 분리 영역의 실리콘 기판을 에칭하여 홈을 형성할 때의 마스크로서 사용하지만, 산화되기 어려운 성질을 갖기 때문에, 그 하부의 실리콘 기판의 표면이 산화되는 것을 방지하는 내산화막으로서도 기능한다.
그런데, 상기 질화 실리콘막 상에 포토레지스트막을 형성하면, 질화 실리콘막의 표면에 이물이 발생한다. 이 이물은 주로 포토레지스트막의 하층에 형성하는 반사 방지막 내의 성분에 유래하는 것이라고 생각되어, 이러한 이물에 의한 제조 불량이 야기된다는 문제가 있다.
본 발명의 목적은 소자 분리홈 형성 공정 시에 있어서 유발되는 제조 불량의 요인을 제거하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 반도체 장치의 신뢰성을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 실리콘 기판의 주면 위에 제1 산화 실리콘막을 개재하여 질화 실리콘막을 형성하는 공정,
(b) 상기 질화 실리콘막 상에 제2 산화 실리콘막을 형성한 후, 소자 분리 영역이 개구된 포토레지스트막을 상기 제2 산화 실리콘막 상에 형성하는 공정,
(c) 상기 공정 (b)의 후, 상기 소자 분리 영역에 노출된 상기 제2 산화 실리콘막에 대하여 웨트 에칭 처리를 실시하는 공정,
(d) 상기 공정 (c)의 후, 상기 포토레지스트막을 마스크로 하여 상기 질화 실리콘막 및 상기 제1 산화 실리콘막을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판을 노출하는 공정,
(e) 상기 포토레지스트막을 제거하는 공정,
(f) 상기 공정 (e)의 후, 상기 질화 실리콘막을 마스크로 하여 상기 실리콘 기판을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 홈을 형성하는 공정,
(g) 상기 홈의 내부를 포함하는 상기 실리콘 기판 상에 제3 산화 실리콘막을 형성한 후, 상기 홈의 외부의 상기 제3 산화 실리콘막을 화학적 기계 연마법, 또는 화학적 기계 연마법을 행한 후에 에치백을 행하는 방법으로 제거하고, 상기 홈의 내부에 상기 제3 산화 실리콘막을 남김으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 소자 분리홈을 형성하는 공정,
(h) 상기 질화 실리콘막을 제거하는 공정,
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 실리콘 기판의 주면 위에 제1 산화 실리콘막을 개재하여 질화 실리콘막을 형성하는 공정,
(b) 상기 질화 실리콘막 상에, 소자 분리 영역이 개구된 포토레지스트막을 형성하는 공정,
(c) 상기 포토레지스트막을 마스크로 하여 상기 질화 실리콘막 및 상기 제1 산화 실리콘막을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판을 노출하는 공정,
(d) 상기 포토레지스트막을 제거하는 공정,
(e) 상기 공정 (d)의 후, 상기 질화 실리콘막을 마스크로 하여 상기 실리콘 기판을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 홈을 형성하는 공정,
(f) 상기 공정 (e)의 후, ISSG 산화법을 이용하여 상기 홈의 내부에 노출한 상기 실리콘 기판 및 상기 질화 실리콘막을 각각 산화함으로써, 상기 홈의 내벽에 제2 산화 실리콘막을 형성하고, 상기 질화 실리콘막의 상면 및 측벽에 제3 산화 실리콘막을 형성하는 공정,
(g) 상기 공정 (f)의 후, 상기 홈의 내부를 포함하는 상기 실리콘 기판 상에 제4 산화 실리콘막을 형성한 후, 상기 홈의 외부의 상기 제4 산화 실리콘막을 화학적 기계 연마법으로 제거하고, 상기 홈의 내부에 상기 제4 산화 실리콘막을 남김으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 소자 분리홈을 형성하는 공정,
(h) 상기 질화 실리콘막을 웨트 에칭으로 제거하는 공정,
(i) 상기 공정 (h)의 후, 상기 제1, 제3 및 제4 산화 실리콘막에 대하여 웨트 에칭 처리를 실시하는 공정.
〈실시예〉
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또한, 실시예를 설명하기 위한 전 도면에 있어서, 동일 부재에는 원칙적으로 동일 부호를 붙여, 그 반복 설명은 생략한다.
우선, 본원 발명자가 새롭게 발견한 소자 분리홈 형성 공정에서의 제조 불량에 대하여 설명한다. 소자 분리홈을 형성하는 공정에서는, 우선 실리콘 기판 상에 얇은 열산화 실리콘막을 개재하여 질화 실리콘막을 퇴적하고, 다음으로 포토레지스트막을 마스크로 한 드라이 에칭으로 소자 분리 영역의 질화 실리콘막을 제거한다. 이 질화 실리콘막은 소자 분리 영역의 실리콘 기판을 에칭하여 홈을 형성할 때의 마스크로서 사용하지만, 산화되기 어려운 성질을 가지므로, 그 하부의 실리콘 기판의 표면이 산화되는 것을 방지하는 내산화막으로서도 기능한다.
그런데, 상기 질화 실리콘막 상에 포토레지스트막을 형성하면, 질화 실리콘막의 표면에 이물이 발생한다. 이 이물은 주로 포토레지스트막의 하층에 형성하는 반사 방지막 내의 성분에 유래하는 것이라고 생각되고, 그리고 이 이물이 부착된 상태에서 소자 분리 영역의 질화 실리콘막을 드라이 에칭하면, 이물이 에칭의 마스크가 되어 그 하부의 질화 실리콘막이 제거되지 않고 남는다. 그 때문에, 다음으로, 질화 실리콘막을 마스크로 한 드라이 에칭으로 실리콘 기판에 홈을 형성하면, 이물의 하부에 남은 질화 실리콘막의 하부는 실리콘 기판이 에칭되지 않기 때문에, 홈의 내부에 바늘 형상의 실리콘 돌기가 형성된다.
이 바늘 형상은 그 선단부가 매우 가늘기 때문에, 다음의 공정에서 실리콘 기판을 열산화하여 홈의 내벽에 얇은 산화 실리콘막을 형성해도, 돌기의 선단부는 거의 산화되지 않는다고 하는 특징이나, 돌기의 선단부에 전계가 집중하기 쉽다는 특징을 갖고 있다. 그 때문에, 홈의 내부에 산화 실리콘막을 매립하여 소자 분리홈을 형성한 후, 활성 영역의 실리콘 기판의 표면에 게이트 산화막을 형성하고, 또한 그 상부에 게이트 전극을 형성하면, 소자 분리홈 상을 가로 지르는 게이트 전극과 바늘 형상의 실리콘 돌기 사이에서 절연 파괴가 발생한다고 하는 문제를 야기한다. 도 26은 종래의 제조 방법에 의해서 야기되는 제조 불량에 대하여 나타낸 도면이다. 소자 분리홈(30)에 형성된 바늘 형상의 실리콘 돌기(31)와, 소자 분리홈(30)의 위를 가로 지르도록 형성된 게이트 전극(32)이 이 바늘 형상의 실리콘 돌기에 기인하여 절연 파괴를 야기하고 있는 것을 알 수 있다.
도 1∼도 25을 이용하여 본 실시예에 의한 MISFET의 제조 방법을 공정순으로 설명한다.
우선, 도 1에 도시한 바와 같이, 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 기판(이하, 단순히 기판이라고 함)(1)을 약 800∼1100℃에서 열산화하여, 그 표면에 막 두께 11㎚ 정도의 얇은 산화 실리콘막(2)을 형성한 후, 산화 실리콘막(2)의 상부에 CVD법으로 막 두께 190㎚∼200㎚ 정도의 질화 실리콘막(3)을 퇴적한다. 질화 실리콘막(3)은 소자 분리 영역의 기판(1)을 에칭하여 홈을 형성할 때의 마스크로서 사용하지만, 산화되기 어려운 성질을 갖기 때문에, 그 하부의 기판(1)의 표면이 산화되는 것을 방지하는 내산화막으로서도 기능한다. 질화 실리콘막(3)의 하부의 산화 실리콘막(2)은 기판(1)과 질화 실리콘막(3)과의 계면에 발생하는 스트레스를 완화하여, 이 스트레스에 기인하여 기판(1)의 표면에 전위 등의 결함이 발생하는 것을 방지하기 위해서 형성한다.
다음으로, 도 2에 도시한 바와 같이 질화 실리콘막(3) 상에 절연막으로서, 예를 들면, 막 두께 13㎚ 정도의 산화 실리콘막(4)을 형성한다. 산화 실리콘막(4)은, 예를 들면 열산화법의 일종인 ISSG(In-Situ Steam Generation) 산화법(감압한 열 처리 챔버 내에 수소와 산소를 직접 도입하여, 가열한 기판 위에서 래디컬 산화 반응을 행하는 방법)으로 형성한다. 산화 실리콘막(4)은 ISSG 산화법 외, CVD법을 이용하여 퇴적할 수도 있다.
다음으로, 도 3에 도시한 바와 같이 산화 실리콘막(4)의 상부에 반사 방지막(BARC; Bottom-Anti-Reflective Coating)(5)과 포토레지스트막(6)을 중첩하여 형성한 후, 노광 및 현상을 행함으로써, 소자 분리홈을 형성해야 할 영역의 반사 방지막(5)과 포토레지스트막(6)을 제거한다. 이 때, 도 4에 도시한 바와 같이 산화 실리콘막(4)의 표면에 이물(7)이 발생한다. 이 이물(7)은 주로 산화 실리콘막(4) 상에 형성된 반사 방지막(5)을 구성하는 성분에 유래하는 것이라고 생각된다.
따라서, 본 실시예에서는 상기한 노광, 현상 처리를 행한 후, 기판(1)의 표면을 불산계의 에칭액으로 세정한다. 이 불산 세정 처리를 행함으로써, 도 5에 도시한 바와 같이 포토레지스트막(6)과 반사 방지막(5)이 제거된 영역(소자 분리 영역)에 노출된 산화 실리콘막(4)이 에칭되므로, 이 영역의 산화 실리콘막(4)의 표면에 부착되어 있었던 이물(7)이 리프트오프된다. 즉, 절연막(산화 실리콘막(4))은 질화 실리콘막(3) 상에 이물이 형성되는 것을 방지하기 위한, 보호막으로서 형성되어 있다. 또한, 여기서는 질화 실리콘막(3)과 반사 방지막(5) 사이에 산화 실리콘막(4)을 개재시켰지만, 산화 실리콘막(4)에 한정되는 것이 아니고, 질화 실리콘막(3)이 용해하지 않는 에칭액에 의해서 제거할 수 있는 다른 박막, 예를 들면 다결정 실리콘막, 비정질 실리콘막 등을 개재시켜도 된다. 그 경우도, 산화 실리콘막(4)과 마찬가지로 질화 실리콘막(3) 상에 이물이 형성되는 것을 방지하기 위한 보호막으로서 기능시킬 수 있다.
다음으로, 도 6에 도시한 바와 같이 상기 포토레지스트막(6)과 반사 방지막(5)을 마스크로 한 드라이 에칭에 의해서, 소자 분리 영역의 질화 실리콘막(3)과 그 하층의 산화 실리콘막(2)을 제거하여, 기판(1)의 표면을 노출시킨다. 이 때, 노출한 기판(1)의 표면에 산화 실리콘막(2)이 남아 있으면 이물 발생의 원인이 되므로, 기판(1)을 오버 에칭하여 산화 실리콘막(2)을 완전하게 제거한다. 이 때의 기판(1)의 오버 에칭량은 10∼30㎚ 정도이면 된다.
도 7은 상기 드라이 에칭에 의해서 노출된 기판(1)의 확대 단면도이다. 상술한 불산 세정 처리 시에, 산화 실리콘막(4)의 에칭량이 불충분하거나 하면, 이물(7)의 일부가 리프트오프되지 않고 남는 경우가 있다. 이 경우에는 남은 이물(7)이 드라이 에칭의 마스크가 되므로, 도면에 도시한 바와 같이 질화 실리콘막(3)과 그 하층의 산화 실리콘막(2)을 드라이 에칭했을 때에, 이물(7)의 하방의 절연막(산화 실리콘막(4), 질화 실리콘막(3) 및 산화 실리콘막(2))이 에칭되지 않고, 기판(1) 상에 남는다. 이 때, 기판(1) 상에 남은 이물(7)과 그 하방의 절연막(산화 실리콘막(4), 질화 실리콘막(3) 및 산화 실리콘막(2))은 후술하는 공정에서 제거한다.
다음으로, 도 8에 도시한 바와 같이 포토레지스트막(6)과 반사 방지막(5)을 애싱으로 제거하고, 계속해서 SC-1액(암모니아수/과산화수소수의 혼합액) 및 SC-2액(염산/과산화수소수의 혼합액)을 사용하여 기판(1)의 표면을 세정한 후, 불산계의 에칭액에 의한 세정을 행한다. 이 불산 세정 처리를 행하면, 도 9에 도시한 바와 같이 질화 실리콘막(3)의 단부 아래(도면의 화살표로 나타내는 개소)에 노출한 산화 실리콘막(2)이 에칭되어, 질화 실리콘막(3)의 단부보다 내측(활성 영역측)으로 후퇴한다. 이 때, 산화 실리콘막(2)의 후퇴량을 크게 하면, 질화 실리콘막(3)과 산화 실리콘막(2)과의 접촉 면적이 감소하여, 양자의 계면에서 박리가 발생하기 쉬워지므로, 이 후퇴량은 산화 실리콘막(2)의 막 두께를 크게 초과하지 않는 범위에 그치는 것이 바람직하다.
다음으로, 도 10에 도시한 바와 같이 기판(1)을 약 800∼1100℃에서 열산화함으로써, 소자 분리 영역에 노출하고 있었던 기판(1)의 표면에, 산화 실리콘막(2)보다 두꺼운 막 두께(예를 들면 20㎚ 정도)의 산화 실리콘막(8)을 형성한다. 이 열산화 처리를 행함으로써, 질화 실리콘막(3)의 단부로부터 그 내측(활성 영역측)을 향해서 산화 실리콘막(8)이 버즈빅(bird' sbeak) 형상으로 성장한다.
다음으로, 도 11에 도시한 바와 같이 상기의 열산화 처리로 형성한 산화 실리콘막(8)을 불산계의 에칭액으로 제거한다. 이 에칭 처리를 행함으로써, 질화 실리콘막(3)의 단부 아래의 기판(1) 표면에 완만한 경사면이 형성됨과 함께, 질화 실리콘막(3) 상의 산화 실리콘막(4)이 제거된다. 또한, 소자 분리 영역의 기판(1)의 표면에, 잔류 이물에 기인하는 절연막(산화 실리콘막(4), 질화 실리콘막(3) 및 산화 실리콘막(2))이 남아 있던 경우라도, 질화 실리콘막(3)의 하부의 산화 실리콘막(2)이 제거되므로, 그 상부의 질화 실리콘막(3)이나 이물(7)이 리프트오프된다. 즉, 질화 실리콘막(3) 상의 산화 실리콘막(4)을 불산계의 에칭액으로 세정하는 공정(도 5 참조)으로 이물(7)의 일부가 리프트오프되지 않고 남은 경우라도, 산화 실리콘막(8)을 불산계의 에칭액으로 제거하는 상기의 공정(도 11 참조)으로 동시에 제거할 수 있다.
다음으로, 도 12에 도시한 바와 같이 질화 실리콘막(3)을 마스크로 하여 기판(1)을 드라이 에칭함으로써, 소자 분리 영역의 기판(1)에 깊이 330㎚ 정도의 홈(9a)을 형성한다. 이 때, 에칭 가스의 조성을 조절하여, 홈(9a)의 측벽에 80° 정도의 테이퍼를 설치함으로써, 후의 공정에서 홈(9a)의 내부에 산화 실리콘막(11)이 충전되기 쉽게 된다.
다음으로, SC-1액, SC-2액 및 희불산을 사용한 세정에 의해서, 홈(9a)의 내벽에 부착된 에칭 잔사를 제거한 후, 도 13에 도시한 바와 같이 기판(1)을 산화함으로써, 홈(9a)의 내벽에 막 두께 20㎚ 정도의 산화 실리콘막(10)을 형성한다. 이 산화 실리콘막(10)은 홈(9a)의 내벽에 발생한 드라이 에칭의 손상을 회복시킴과 함께, 다음의 공정에서 홈(9a)의 내부에 매립하는 산화 실리콘막(11)과 기판(1)과의 계면에 발생하는 스트레스를 완화하기 위해서 형성한다.
본 실시예에서는 기판(1)을 산화하여 홈(9a)의 내벽에 산화 실리콘막(10)을 형성하는 방법으로서, ISSG 산화법을 이용한다. ISSG 산화법은 상술한 바와 같이 감압한 열 처리 챔버 내에 수소와 산소를 직접 도입하여, 가열한 기판 위에서 래디컬 산화 반응을 행하는 방법으로서, 실리콘뿐만 아니라 질화 실리콘도 산화한다고 하는 강력한 산화 작용을 갖고 있다. 따라서, 이 ISSG 산화법을 이용하여 홈(9a)의 내벽에 산화 실리콘막(10)을 형성하면, 도 14에 도시한 바와 같이 질화 실리콘막(3)의 상면과 측벽과 막 두께 13㎚ 정도의 산화 실리콘막(10')이 형성된다. ISSG 산화법으로 형성된 산화 실리콘막(10, 10')은 CVD법으로 퇴적한 산화 실리콘막이나 기존의 웨트 산화법으로 형성한 열산화막에 비하여, 불산에 대한 에칭 내성이 높다(에칭 레이트가 작다)는 특징이 있다. 즉, 후의 공정에서 CVD법에 의해서 형성되는 절연막(산화 실리콘막(11))보다 불산을 포함하는 용액에 대한 에칭 레이트가 작다. 바꿔 말하면, 절연막(11)은 내불산용의 막으로서 형성되어 있다. 이와 같이 본 실시예에서는, 본래 내산화막으로서 기능하는 질화 실리콘막(3)을 적극적으로 산화하여 그 표면에 산화 실리콘막(10')을 형성한다.
다음으로, 도 15에 도시한 바와 같이 홈(9a) 내에 절연막을 퇴적한다. 이 절연막은, 예를 들면 고밀도 플라즈마 CVD법을 이용하여 홈(9a)의 내부를 포함하는 기판(1) 상에 산화 실리콘막(11)을 형성하여 퇴적할 수 있다. 산화 실리콘막(11)은 홈(9a)의 상부의 막 두께가 600㎚ 정도로 된 두꺼운 막 두께로 퇴적하여, 홈(9a)의 내부에 간극없이 산화 실리콘막(11)을 충전한다. 또한, 홈(9a)의 내벽과 산화 실리콘막(10) 사이에 질화 실리콘막(도시 생략)을 얇게 퇴적해도 된다. 이 질화 실리콘막은 홈(9a)에 매립한 산화 실리콘막(11)을 덴시파이(소결)할 때에, 홈(9a)의 내벽에 형성된 산화 실리콘막(10)이 활성 영역측에 두껍게 성장하는 것을 억제하는 작용이 있다. 이 질화 실리콘막의 형성 방법으로서는 산화 실리콘막(10)을 형성하기 전에 CVD법으로 퇴적하는 방법이나, 질소를 포함하는 분위기 속에서 열 처리를 실시함으로써 형성하는 방법을 들 수 있다.
다음으로, 약 1150℃의 질소 분위기 속에서 기판(1)을 열산화함으로써, 홈(9a)에 매립한 산화 실리콘막(11)의 막질을 개선하기 위한 덴시파이(소결) 처리를 행한 후, 도 16에 도시한 바와 같이 화학적 기계 연마(CMP)법을 이용하여 홈(9a)의 상부의 산화 실리콘막(11)을 연마함으로써, 그 표면을 평탄화한다. 이 연마는 질화 실리콘막(3)을 스토퍼로 이용하여 행하고, 산화 실리콘막(11)의 표면의 높이가 질화 실리콘막(3)의 표면의 높이와 동일하게 된 시점을 종점으로 한다. 따라서, 이 연마를 행하면, 질화 실리콘막(3)의 상면의 산화 실리콘막(10')은 제거되지만, 질화 실리콘막(3)의 측벽에는 산화 실리콘막(10')이 잔류한다. 여기까지의 공정에 의해, 홈(9a)의 내부에 산화 실리콘막(11)이 매립된 소자 분리홈(9)이 완성한다. 또한, 여기서는 산화 실리콘막(11)의 연마를 CMP법에 의해서 행하지만, 다른 방법으로서, 예를 들면 에치백법에 의해 행할 수도 있다. 또는 CMP법을 행한 후에 에치백법을 조합하여 행할 수도 있다.
여기서, 덴시파이(소결) 처리를 행한 후, CMP 공정 전에, 포토레지스트막을 마스크로 한 드라이 에칭으로 질화 실리콘막(3)의 상부의 산화 실리콘막(11)을 드라이 에칭법 등에 의해 미리 제거할 수도 있다(도시 생략). 이 때의 포토레지스트막의 패턴은 소자 분리 영역의 질화 실리콘막(3)을 드라이 에칭할 때에 사용한 포토레지스트막의 반전 패턴을 사용할 수 있다. 이와 같이 산화 실리콘막(11)을 미리 제거함으로써, CMP 공정에서의 산화 실리콘막(11)의 연마량을 줄일 수 있으므로, CMP 공정의 처리 시간을 단축할 수 있다. 또한, 산화 실리콘막(11)의 연마량을 줄임으로써, 각 소자 분리 영역에서의 연마 후의 막 두께의 변동을 저감할 수 있다.
다음으로, 도 17에 도시한 바와 같이 소자 분리홈(9)에 매립된 산화 실리콘막(11)과 질화 실리콘막(3)의 측벽의 산화 실리콘막(10')을 에치백하여 이들 표면을 질화 실리콘막(3)의 그것보다 약간 하방으로 후퇴시킨 후, 도 18에 도시한 바와 같이 열 인산을 이용한 웨트 에칭에 의해서, 질화 실리콘막(3)을 제거한다. 열 인산을 이용한 웨트 에칭은 산화 실리콘에 대한 질화 실리콘의 에칭 선택비가 약 30 정도이므로, 질화 실리콘막(3)을 완전하게 제거해도 산화 실리콘막(2, 10, 10', 11)의 에칭량은 약간이다. 따라서, 열 인산을 이용한 웨트 에칭으로 질화 실리콘막(3)을 제거하면, 도 19에 확대하여 도시한 바와 같이 활성 영역의 기판(1) 상의 산화 실리콘막(2)의 표면과, 소자 분리홈(9) 내의 산화 실리콘막(11)의 표면 사이에 단차가 발생함과 함께, 질화 실리콘막(3)의 측벽에 형성되어 있던 산화 실리콘막(10')이 산화 실리콘막(11)의 측벽에 잔류한다.
다음으로, 도 20에 도시한 바와 같이 상기 단차를 저감하기 위해서, 불산계의 에칭액을 사용하여 산화 실리콘막(2, 10', 11)을 웨트 에칭한다. 이 웨트 에칭을 행하면, 소자 분리홈(9)의 중앙부 부근에서는 그 상면만이 에칭액에 노출되는 반면, 소자 분리홈(9)의 단부에서는 그 상면과 측면이 에칭액에 노출된다. 그런데, ISSG 산화법으로 형성한 산화 실리콘막(10')은 CVD법으로 퇴적한 산화 실리콘막(11)에 비하여, 불산에 대한 에칭 레이트가 작으므로(약 0.83 정도), 산화 실리콘막(11)의 측벽에 산화 실리콘막(10')이 형성되어 있는 경우에는 소자 분리홈(9)의 단부에서의 산화 실리콘막(11)의 후퇴(리세스)량이 억제된다. 이에 대하여, 산화 실리콘막(11)의 측벽에 산화 실리콘막(10')이 형성되어 있지 않은 경우에는 도 21에 도시한 바와 같이 소자 분리홈(9)의 단부의 산화 실리콘막(11)이 중앙부의 산화 실리콘막(11)에 비하여 크게 하방으로 후퇴(리세스)한다. 이와 같이 소자 분리홈(9)에 매립한 산화 실리콘막(11)보다 에칭 레이트가 작은 산화 실리콘막(10')을 소자 분리홈(9)의 단부에 형성하는 본 실시예에 따르면, 소자 분리홈(9)의 단부의 후퇴(리세스)량을 저감할 수 있다.
다음으로, 도 22에 도시한 바와 같이 기판(1)을 약 800∼1100℃에서 열산화하여 활성 영역의 기판(1)의 표면에 막 두께 15㎚ 정도의 산화 실리콘막(12)을 형성한다. 계속해서, 산화 실리콘막(12)을 통하여 기판(1)의 일부에 n형 불순물(예를 들면 인)을 이온 주입하고, 다른 부분에 p형 불순물(붕소)을 이온 주입한 후, 기판(1)을 약 950℃에서 열 처리하여 상기 불순물을 연장 확산함으로써, 기판(1)의 한 부분에 p형 웰(13)을 형성하고, 다른 부분에 n형 웰(14)을 형성한다.
다음으로, 불산을 이용한 웨트 에칭으로 기판(1)의 표면의 산화 실리콘막(12)을 제거한 후, 도 23에 도시한 바와 같이 기판(1) 상에 게이트 절연막(15)을 형성한다. 이 게이트 절연막(15)은 기판(1)을 약 800∼850℃에서 열산화함으로써, 그 표면에 막 두께 4㎚ 정도의 청정한 게이트 산화막을 형성한다. 계속해서 게이트 절연막(15)의 상부에 게이트 전극(16)을 형성한다. 게이트 전극(16)은 도전성막으로 이루어지고, 예를 들면 게이트 절연막(15) 상에 인을 도핑한 다결정 실리콘막을 CVD법으로 퇴적하고, 계속해서 그 상부에 스퍼터링법으로 WSi(텅스텐 실리사이드)막을 퇴적하고, 또한 그 상부에 CVD법으로 산화 실리콘막(17)을 퇴적한 후, 포토레지스트막(도시 생략)을 마스크로 한 드라이 에칭으로 이들의 막을 패터닝함으로써 형성한다. 도 24는 p형 웰(13), n형 웰(14)의 각각에 형성된 게이트 전극(16)을 나타내는 평면도이다.
본 실시예에 따르면, 소자 분리홈(9)의 단부의 후퇴(리세스)량이 저감됨으로써, 게이트 전극 재료를 드라이 에칭하여 게이트 전극(16)을 형성할 때, 소자 분리홈(9)와 활성 영역(p형 웰(13), n형 웰(14))과의 경계부를 따라서 게이트 전극 재료의 에칭 잔여가 발생하지 않으므로, 인접하는 게이트 전극(16)끼리가 단락하는 불량의 발생을 방지할 수 있다.
다음으로, 도 25에 도시한 바와 같이 p형 웰(13)에 n형 불순물(인 또는 비소)을 이온 주입하여 n-형 반도체 영역(18)을 형성하고, n형 웰(14)에 p형 불순물(붕소)를 이온 주입하여 p-형 반도체 영역(19)을 형성한 후, 기판(1) 상에 CVD법으로 퇴적한 산화 실리콘막을 이방적으로 에칭함으로써, 게이트 전극(16)의 측벽에 사이드월 스페이서(20)를 형성한다. 그 후, p형 웰(13)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 고불순물 농도의 n+형 반도체 영역(21)(소스, 드레인)을 형성하고, n형 웰(14)에 p형 불순물(붕소)을 이온 주입함으로써 고불순물 농도의 p +형 반도체 영역(22)(소스, 드레인)을 형성한다. 여기까지의 공정에 의해, n 채널형 MISFET(Qn) 및 p 채널형 MISFET(Qp)가 완성된다.
본 실시예에 따르면, 소자 분리홈(9)의 단부의 후퇴(리세스)량이 저감됨으로써, 활성 영역의 기판(1)의 표면에 형성되는 게이트 절연막(15)이 활성 영역의 단부(견부)에서 국소적으로 얇게 되는 현상이 억제되므로, n 채널형 MISFET(Qn) 및 p 채널형 MISFET(Qp)의 각각의 킹크 특성을 억제할 수 있다.
이상, 본원에서 개시되는 실시예 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
반사 방지막을 구성하는 성분에 기인하는 이물을 제거하기 위해서 질화 실리콘막 상에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 웨트 에칭함으로써, 이물을 제거할 수 있다. 또한, 질화 실리콘막을 패터닝 후에 열산화, 웨트 세정을 행함으로써, 바늘 형상 돌기를 제거할 수 있다. 이에 의해, 바늘 형상 돌기에 기인하는 게이트 전극의 절연 파괴를 방지할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 향상할 수 있다.
소자 분리홈의 단부의 후퇴(리세스)량이 저감됨으로써, 게이트 전극 재료를 드라이 에칭하여 게이트 전극을 형성할 때, 소자 분리홈과 활성 영역과의 경계부를 따라 게이트 전극 재료의 에칭 잔여가 생기지 않으므로, 인접하는 게이트 전극끼리 단락하는 불량의 발생을 방지할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 향상할 수 있다.
소자 분리홈의 단부의 후퇴(리세스)량이 저감됨으로써, 활성 영역의 기판의 표면에 형성되는 게이트 산화막이 활성 영역의 단부(견부)에서 국소적으로 얇아지는 현상이 억제되므로, MISFET의 킹크 특성을 억제할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 향상할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지않는 범위에서 여러가지 변경 가능한 것은 물론이다.
〈산업상의 이용가능성〉
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 미세한 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 형성하기 위한 소자 분리 구조 및 그 형성 프로세스에 적용하기에 유효한 기술에 관한 것이다.
소자 분리홈 공정 시에 있어서 유발되는 제조 불량의 기인을 제거할 수 있다.
또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예인 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 2는 도 1에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 3은 도 2에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 4는 도 3의 주요부 확대 단면도.
도 5는 도 3에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 7은 도 6의 주요부 확대 단면도.
도 8은 도 6에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 9는 도 8의 주요부 확대 단면도.
도 10은 도 8에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 19는 도 18의 주요부 확대 단면도.
도 20은 도 18에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 21은 비교예의 제조 공정을 나타내는 반도체 기판의 주요부 확대 단면도.
도 22는 도 20에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 24는 p형 웰, n형 웰의 각각에 형성된 게이트 전극을 나타내는 평면도.
도 25는 도 23에 계속되는 반도체 장치의 제조 공정을 나타내는 반도체 기판의 주요부 단면도.
도 26은 종래의 제조 방법에 의해서 야기되는 제조 불량을 나타내는 반도체 기판의 주요부 확대 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2, 4, 8, 10, 10', 11, 12, 17 : 산화 실리콘막
3 : 질화 실리콘막
5 : 반사 방지막
6 : 포토레지스트막
7 : 이물
9, 30 : 소자 분리홈
9a : 홈
13 : p형 웰
14 : n형 웰
15 : 게이트 절연막
16 : 게이트 전극
18 : n-형 반도체 영역
19 : p-형 반도체 영역
20 : 사이드월 스페이서
21 : n+형 반도체 영역
22 : p+형 반도체 영역
31 : 실리콘 돌기
32 : 게이트 전극
Qn : n 채널형 MISFET
Qp : p 채널형 MISFET

Claims (22)

  1. 반도체 장치의 제조 방법에 있어서,
    (a) 실리콘 기판의 주면 위에 제1 산화 실리콘막을 개재하여 질화 실리콘막을 형성하는 공정,
    (b) 상기 질화 실리콘막 상에 제2 산화 실리콘막을 형성한 후, 소자 분리 영역이 개구된 포토레지스트막을 상기 제2 산화 실리콘막 상에 형성하는 공정,
    (c) 상기 공정 (b)의 후, 상기 소자 분리 영역에 노출된 상기 제2 산화 실리콘막에 대하여 웨트 에칭 처리를 실시하는 공정,
    (d) 상기 공정 (c)의 후, 상기 포토레지스트막을 마스크로 하여 상기 질화 실리콘막 및 상기 제1 산화 실리콘막을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판을 노출하는 공정,
    (e) 상기 포토레지스트막을 제거하는 공정,
    (f) 상기 공정 (e)의 후, 상기 질화 실리콘막을 마스크로 하여 상기 실리콘 기판을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 홈을 형성하는 공정,
    (g) 상기 홈의 내부를 포함하는 상기 실리콘 기판 상에 제3 산화 실리콘막을 형성한 후, 상기 홈의 외부의 상기 제3 산화 실리콘막을 화학적 기계 연마법, 또는 화학적 기계 연마법을 행한 후에 에칭을 행하는 방법으로 제거하고, 상기 홈의 내부에 상기 제3 산화 실리콘막을 남김으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 소자 분리홈을 형성하는 공정,
    (h) 상기 질화 실리콘막을 제거하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 산화 실리콘막은 열산화법에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 산화 실리콘막은 CVD법에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 산화 실리콘막 대신에 실리콘막을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 포토레지스트막의 하층에 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 공정 (e)와 상기 공정 (f) 사이에,
    (i) 상기 소자 분리 영역에 노출한 상기 실리콘 기판에 대하여 웨트 에칭 처리를 실시함으로써, 상기 질화 실리콘막의 단부 아래로 노출한 상기 제1 산화 실리콘막의 단부를 상기 질화 실리콘막의 단부보다 내측으로 후퇴시키는 공정,
    (j) 상기 실리콘 기판을 열산화함으로써, 상기 소자 분리 영역에 노출한 상기 실리콘 기판의 표면에, 상기 제1 산화 실리콘막보다 두꺼운 막 두께를 갖는 제4 산화 실리콘막을 형성하는 공정,
    (k) 상기 제4 산화 실리콘막을 웨트 에칭으로 제거함으로써, 상기 질화 실리콘막의 단부 아래의 상기 실리콘 기판 표면에 경사면을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 공정 (h)의 후,
    (l) 상기 실리콘 기판에 웰을 형성하기 위한 불순물을 도입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 공정 (h)의 후,
    (m) 상기 실리콘 기판의 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 MISFET의 게이트 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 공정 (f)와 상기 공정 (g) 사이에,
    (n) 상기 실리콘 기판을 산화함으로써, 상기 홈의 내벽에 제5 산화 실리콘막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제5 산화 실리콘막은 ISSG 산화법에 의해서 형성하고, 상기 질화 실리콘막의 표면을 동시에 산화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 장치의 제조 방법에 있어서,
    (a) 실리콘 기판의 주면 위에 제1 산화 실리콘막을 개재하여 질화 실리콘막을 형성하는 공정,
    (b) 상기 질화 실리콘막 상에, 소자 분리 영역이 개구된 포토레지스트막을 형성하는 공정,
    (c) 상기 포토레지스트막을 마스크로 하여 상기 질화 실리콘막 및 상기 제1 산화 실리콘막을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판을 노출하는 공정,
    (d) 상기 포토레지스트막을 제거하는 공정,
    (e) 상기 공정 (d)의 후, 상기 질화 실리콘막을 마스크로 하여 상기 실리콘 기판을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 홈을 형성하는 공정,
    (f) 상기 공정 (e)의 후, ISSG 산화법을 이용하여 상기 홈의 내부에 노출한 상기 실리콘 기판 및 상기 질화 실리콘막을 각각 산화함으로써, 상기 홈의 내벽에 제2 산화 실리콘막을 형성하고, 상기 질화 실리콘막의 상면 및 측벽에 제3 산화 실리콘막을 형성하는 공정,
    (g) 상기 공정 (f)의 후, 상기 홈의 내부를 포함하는 상기 실리콘 기판 상에 제4 산화 실리콘막을 형성한 후, 상기 홈의 외부의 상기 제4 산화 실리콘막을 화학적 기계 연마법으로 제거하고, 상기 홈의 내부에 상기 제4 산화 실리콘막을 남김으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 소자 분리홈을 형성하는 공정,
    (h) 상기 질화 실리콘막을 웨트 에칭으로 제거하는 공정,
    (i) 상기 공정 (h)의 후, 상기 제1, 제3 및 제4 산화 실리콘막에 대하여 웨트 에칭 처리를 실시하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 공정 (g)와 상기 공정 (h) 사이에,
    (j) 상기 제3 및 제4 산화 실리콘막을 에치백함으로써, 상기 제3 및 제4 산화 실리콘막의 각각의 표면을 상기 질화 실리콘막의 그것보다 하방으로 후퇴시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 공정 (i)의 후,
    (k) 상기 실리콘 기판을 산화함으로써, 상기 소자 분리홈에 의해서 둘러싸인 활성 영역의 상기 실리콘 기판의 표면에 제5 산화 실리콘막을 형성하는 공정,
    (l) 상기 공정 (k)의 후, 상기 실리콘 기판에 웰을 형성하기 위한 불순물을 도입하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 공정 (l)의 후,
    (m) 상기 실리콘 기판의 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 MISFET의 게이트 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체 장치의 제조 방법에 있어서,
    (a) 실리콘 기판의 주면 위에 제1 산화 실리콘막을 개재하여 질화 실리콘막을 형성하는 공정,
    (b) 상기 질화 실리콘막 상에 제2 산화 실리콘막을 형성한 후, 소자 분리 영역이 개구된 포토레지스트막을 상기 제2 산화 실리콘막 상에 형성하는 공정,
    (c) 상기 공정 (b)의 후, 상기 소자 분리 영역에 노출된 상기 제2 산화 실리콘막에 대하여 웨트 에칭 처리를 실시하는 공정,
    (d) 상기 공정 (c)의 후, 상기 포토레지스트막을 마스크로 하여 상기 질화 실리콘막 및 상기 제1 산화 실리콘막을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판을 노출하는 공정,
    (e) 상기 포토레지스트막을 제거하는 공정,
    (f) 상기 공정 (e)의 후, 상기 질화 실리콘막을 마스크로 하여 상기 실리콘 기판을 드라이 에칭함으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 홈을 형성하는 공정,
    (g) 상기 공정 (f)의 후, ISSG 산화법을 이용하여 상기 홈의 내부에 노출한 상기 실리콘 기판 및 상기 질화 실리콘막을 각각 산화함으로써, 상기 홈의 내벽에 제3 산화 실리콘막을 형성하고, 상기 질화 실리콘막의 상면 및 측벽에 제4 산화 실리콘막을 형성하는 공정,
    (h) 상기 공정 (g)의 후, 상기 홈의 내부를 포함하는 상기 실리콘 기판 상에 제5 산화 실리콘막을 형성하고, 상기 홈의 외부의 상기 제5 산화 실리콘막을 화학적 기계 연마법, 또는 화학적 기계 연마법을 행한 후에 에치백을 행하는 방법으로 제거함으로써, 상기 소자 분리 영역의 상기 실리콘 기판에 소자 분리홈을 형성하는 공정,
    (i) 상기 질화 실리콘막을 웨트 에칭으로 제거하는 공정,
    (j) 상기 공정 (i)의 후, 상기 제1, 제4 및 제5 산화 실리콘막에 대하여 웨트 에칭 처리를 실시하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 산화 실리콘막은 열산화법에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 산화 실리콘막은 CVD법에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 산화 실리콘막 대신에 실리콘막을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 포토레지스트막의 하층에 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 공정 (e)과 상기 공정 (f) 사이에,
    (k) 상기 소자 분리 영역에 노출한 상기 실리콘 기판에 대하여 웨트 에칭 처리를 실시함으로써, 상기 질화 실리콘막의 단부 아래에 노출한 상기 제1 산화 실리콘막의 단부를 상기 질화 실리콘막의 단부보다 내측으로 후퇴시키는 공정,
    (l) 상기 실리콘 기판을 열산화함으로써, 상기 소자 분리 영역에 노출한 상기 실리콘 기판의 표면에, 상기 제1 산화 실리콘막보다 두꺼운 막 두께를 갖는 제6 산화 실리콘막을 형성하는 공정,
    (m) 상기 제6 산화 실리콘막을 웨트 에칭으로 제거함으로써, 상기 질화 실리콘막의 단부 아래의 상기 실리콘 기판 표면에 경사면을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 공정 (j)의 후,
    (n) 상기 실리콘 기판을 산화함으로써, 상기 소자 분리홈에 의해서 둘러싸인 활성 영역의 상기 실리콘 기판의 표면에 제7 산화 실리콘막을 형성하는 공정,
    (o) 상기 공정 (n)의 후, 상기 실리콘 기판에 웰을 형성하기 위한 불순물을 도입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 공정 (o)의 후,
    (p) 상기 실리콘 기판의 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 MISFET의 게이트 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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