KR20100072514A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 형성하는 단계, 상기 제2 산화막, 질화막, 및 제1 산화막, 및 상기 반도체 기판을 일부 식각하여 상기 반도체 기판 내에 트랜치를 형성하는 단계, 상기 트랜치가 형성된 반도체 기판에 대하여 습식 식각 공정을 수행하여 상기 트랜치 형성을 위한 식각 공정시 노출된 질화막 부분을 식각하여 디벗(divot)을 형성하는 단계, 및 탈이온수와 HF의 혼합액으로 상기 일부 식각된 제2 산화막 및 상기 디벗에 의해 노출된 제1 산화막의 일부를 제거함과 동시에 상기 트랜치 상부의 모서리 부분을 라운딩하는 단계를 포함한다.
STI(shallow Trench Isolation), EDMOS(Extended Drain MOS)

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 활성 영역이 소자 분리막과 만나는 모서리 부분을 습식 식각을 통하여 라운딩시킴으로써 누설 전류를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적인 MOSFET 소자에서 EDMOS(Extended Drain MOS) 구조는 고농도의 N형 불순물과 저농도의 P형 불순물을 주기적으로 배열하여 플로팅 영역을 형성한다. 이러한 EDMOS에는 PN 접합이 이루어지는 드레인에 전압 인가시 PN 접합의 공핍층이 급격히 증가하여 높은 내압을 견딜 수 있고, 동시에 온저항을 크게 낮출 수 있다. 그러나 EDMOS 구조상 누설 전류(leakage current)가 발생하여 구동력을 저해하는 요소로 작용하여 제품의 효율을 저하시키는 원인이 될 수 있다.
도 1은 일반적인 EDMOS 구조에서의 소자 분리막을 나타낸다. 도 1을 참조하면, 액티브 영역에 N+ 소스 및 드레인 영역(140)이 형성되고, 소자 분리막(120)과 상기 소스/드레인 영역(140) 사이에 N-영역(135)이 형성된다.
소자 분리막(120)의 상부 모서리 부근(130)으로 누설 전류가 발생하여 구동 전압을 떨어뜨리는 요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류를 방지하여 MOSFET의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 형성하는 단계, 상기 제2 산화막, 질화막, 및 제1 산화막, 및 상기 반도체 기판을 일부 식각하여 상기 반도체 기판 내에 트랜치를 형성하는 단계, 상기 트랜치가 형성된 반도체 기판에 대하여 습식 식각 공정을 수행하여 상기 트랜치 형성을 위한 식각 공정시 노출된 질화막 부분을 식각하여 디벗(divot)을 형성하는 단계, 및 탈이온수와 HF의 혼합액으로 상기 일부 식각된 제2 산화막 및 상기 디벗에 의해 노출된 제1 산화막의 일부를 제거함과 동시에 상기 트랜치 상부의 모서리 부분을 라운딩하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판의 활성 영역이 소자 분리막과 만나는 모서리 부분을 습식 식각을 통하여 라운딩시킴으로써 누설 전류를 감소시킬 수 있으며, 습식 식각을 사용하기 때문에 건식 식각에 의한 플라즈마 손상을 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(210) 상에 열산화 방식 또는 CVD 증착법(Chemical Vapor Deposition)을 이용하여 제1 산화막(220)을 형성한다.
상기 제1 산화막(220) 상에 CVD 증착법을 이용하여 질화막(225)을 증착한다. 이어서 상기 질화막(225) 상에 CVD 증착법을 이용하여 제2 산화막(230)을 형성한다.
이어서 상기 제2 산화막(230) 상에 트랜치 형성을 위한 포토레지스트 패턴(photoresist pattern, 235)을 형성한다. 예컨대, 상기 제2 산화막(230) 상에 포토레지스트를 도포한 후 노광 및 현상 공정을 수행하여 상기 제2 산화막(230)의 일 영역을 노출시키는 포토레지스트패턴(235)을 형성할 수 있다.
다음으로 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(235)을 이용하여 반도체 기판(210) 내에 트랜치(240)를 형성한다.
예컨대, 상기 포토레지스트 패턴(235)을 식각 마스크로 이용하여 상기 제2 산화막(230), 상기 질화막(225), 상기 제1 산화막(220) 및 반도체 기판(210)을 순차적으로 식각하여 트랜치(240)를 형성할 수 있다. 이어서 애싱 또는 스트리핑 공정을 통하여 식각 후 잔류하는 포토레지스트 패턴(235)을 제거한다.
상술한 바와 달리, 예컨대 상기 포토레지스트 패턴(235)을 식각 마스크로 이용하여 상기 제2 산화막(230), 상기 질화막(225), 상기 제1 산화막(220)을 순차적으로 식각하여 반도체 기판(210)을 노출시킨다. 애싱 또는 스트리핑 공정을 통하여 식각 후 잔류하는 포토레지스트 패턴(235)을 제거한다. 그리고 반응성 이온 식각을 통하여 반도체 기판(210) 전면을 등방성 식각하여 상기 트랜치(240)를 형성할 수 있다.
이는 반도체 기판(예컨대, 실리콘 기판(210))의 식각률이 제2 산화막(230)에 비하여 크거나, 상기 제2 산화막(230)의 두께가 상기 반도체 기판(210)에 트랜치(240)가 형성될 정도로 충분한 두께로 증착되어 식각 배리어 역할을 할 경우에 가능할 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 트랜치(240)가 형성된 반도체 기판(210)에 대하여 습식 식각 공정을 수행하여 상기 트랜치(240) 형성을 위한 식각 공정시 노출된 질화막(225) 부분을 식각하여 디벗(divot, 245)을 형성한다.
예컨대, 인산(H3PO4)을 이용하여 상기 노출된 질화막(225)을 습식 식각하여 상기 디벗(245)을 형성할 수 있다. 상기 디벗(245)에 의하여 상기 트랜치(240)에 인접한 제1 산화막(220) 일부가 노출된다.
다음으로 도 2d에 도시된 바와 같이, 상기 디벗(245)이 형성된 반도체 기판(210)을 탈이온수(DeIonized Water, DIW)와 HF를 100~200: 1로 혼합한 혼합액에 5분 이내로 담근다. 이하 이를 "DHF 처리"라고 한다.
상기 DHF처리를 통하여 상기 제2 산화막(230) 및 상기 노출된 제1 산화막 일부가 제거됨과 동시에 상기 트랜치(240) 상부의 모서리 부분(248)이 라운딩(rounding)된다.
다음으로 도 2e에 도시된 바와 같이, 상부 모서리 부분(248)이 라운딩된 트랜치(240)를 채우도록 상기 반도체 기판(210) 상에 제3 산화막(250)을 형성한다.
다음으로 도 2f에 도시된 바와 같이, 상기 질화막(225)이 노출될 때까지 상기 제3 산화막(250)에 대하여 CMP 공정을 수행하여 평탄화시킨 후 인산을 이용하여 상기 노출된 질화막(225)을 습식 식각하여 제거한다.
습식 식각을 통하여 상기 질화막(225)이 제거되면, 트랜치(240)에 채워진 제3 산화막(250-1)이 상기 제1 산화막(220) 위로 돌출된 형태를 갖는다.
다음으로 도 2g에 도시된 바와 같이, DIW와 HF를 100~200: 1로 혼합한 DHF용액, 염산(HCL), 및 오존수(O3 water)를 이용하여 제1 산화막(220) 및 돌출된 형태를 갖는 제3 산화막(250-1)을 식각한다.
예컨대, 상기 DHF용액, 염산(HCL), 및 오존수(O3 water)를 섞은 혼합액으로 제1 산화막(220) 및 돌출된 형태를 갖는 제3 산화막(250-1)을 식각할 수 있다.
이때 상기 제1 산화막(220)과 상기 돌출된 형태의 제3 산화막(250-1) 각각의 식각율에 따라 도 2f에 도시된 바와 같이 상기 라운딩된 트랜치 모서리(248)와 인접한 제3 산화막 영역(260)이 라운딩되도록 식각될 수 있다.
예컨대, 상기 제3 산화막(250-1)의 식각률이 상기 제1 산화막(220)의 식각률 보다 크고, 상기 제3 산화막(250-1)의 상부 모서리 부분이 더 많이 식각됨으로써 도 2g에 도시된 바와 같은 식각 프로파일을 나타낼 수 있다.
반도체 기판(210)의 활성 영역(예컨대, 소스 영역과 드레인 영역)이 소자 분리막과 만나는 모서리 부분(248)을 습식 식각을 통하여 라운딩시킴으로써 누설 전류를 감소시킬 수 있다. 또한 습식 식각을 사용하기 때문에 건식 식각에 의한 플라즈마 손상이 발생하지 않는다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 EDMOS 구조에서의 소자 분리막을 나타낸다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.

Claims (8)

  1. 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 형성하는 단계;
    상기 제2 산화막, 질화막, 및 제1 산화막, 및 상기 반도체 기판을 일부 식각하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;
    상기 트랜치가 형성된 반도체 기판에 대하여 습식 식각 공정을 수행하여 상기 트랜치 형성을 위한 식각 공정시 노출된 질화막 부분을 식각하여 디벗(divot)을 형성하는 단계; 및
    탈이온수와 HF의 혼합액으로 상기 일부 식각된 제2 산화막 및 상기 디벗에 의해 노출된 제1 산화막의 일부를 제거함과 동시에 상기 트랜치 상부의 모서리 부분을 라운딩하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 트랜치를 형성하는 단계는,
    상기 제2 산화막 상에 포토레지스트를 도포한 후 노광 및 현상 공정을 수행하여 상기 제2 산화막의 일 영역을 노출시키는 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 산화막 상기 질화막 상기 제1 산화막 및 반도체 기판을 순차적으로 식각하여 상기 트랜치를 형성하는 단계; 및
    애싱 또는 스트리핑 공정을 통하여 식각 후 잔류하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 트랜치를 형성하는 단계는,
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 산화막, 상기 질화막, 상기 제1 산화막을 순차적으로 식각하여 반도체 기판을 노출시키는 단계;
    애싱 또는 스트리핑 공정을 통하여 식각 후 잔류하는 포토레지스트 패턴을 제거하는 단계;
    반응성 이온 식각을 통하여 반도체 기판 전면을 등방성 식각하여 상기 노출된 반도체 기판 내에 상기 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 디벗을 형성하는 단계는,
    인산을 이용하여 식각 공정시 노출된 질화막 부분을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 트랜치 상부의 모서리 부분을 라운딩하는 단계는,
    상기 디벗이 형성된 반도체 기판을 탈이온수(DeIonized Water, DIW)와 HF를 100~200: 1로 섞은 혼합액으로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,
    상부 모서리 부분이 라운딩된 트랜치를 채우도록 상기 반도체 기판 상에 제3 산화막을 형성하는 단계;
    일부 식각된 질화막이 노출될 때까지 상기 제3 산화막에 대하여 CMP 공정을 수행하여 평탄화시킨 후 노출된 질화막을 습식 식각하여 제거하는 단계;
    질화막이 제거됨으로써 노출되는 제1 산화막 및 돌출되는 제3 산화막을 탈이온수와 HF를 혼합한 DHF용액, HCL, 및 오존수(O3 water)를 이용하여 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 DHF용액, HCL, 및 오존수(O3 water)를 이용하여 식각하는 단계는,
    탈이온수와 HF를 100~200: 1로 혼합한 DHF용액, HCL, 및 오존수(O3 water)를 섞은 혼합액을 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    DHF용액, HCL, 및 오존수(O3 water)를 섞은 혼합액에 대한 식각률이 상기 제1 산화막보다 상기 제3 산화막이 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR20220165322A (ko) * 2021-06-07 2022-12-15 (재)한국나노기술원 비대칭도 조절이 가능한 표면 제어 구조체 형성방법, 이에 의해 형성된 표면 제어 구조체 그리고 이를 이용한 광전소자

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