JPS632371A - 半導体装置 - Google Patents
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- JPS632371A JPS632371A JP61144842A JP14484286A JPS632371A JP S632371 A JPS632371 A JP S632371A JP 61144842 A JP61144842 A JP 61144842A JP 14484286 A JP14484286 A JP 14484286A JP S632371 A JPS632371 A JP S632371A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は新規な微細寸法ＭＯ８電界効果トランジスタ（
ＭＯＳＦＥＴ）に関し、さらに詳述すれば、溝分離構造
ＭＯＳＦＥＴにおける狭チャネル効果の防止にとくに有
効な半導体装置に関する。
ＭＯＳＦＥＴ）に関し、さらに詳述すれば、溝分離構造
ＭＯＳＦＥＴにおける狭チャネル効果の防止にとくに有
効な半導体装置に関する。
複数個の微細なＭＯＳＦＥＴから成るＭＯ８集積回路（
ＭＯ８ＩＣ）において、素子間の分離は従来ＬＯＧＯ８
構造が使用されて来た。しかしながら、酸化のマスクと
して用いられる窒化シリコン膜（ＳｉｓＮ＋）側面から
の酸化膜の侵入のため、該５ｉｓＮ４膜の寸法を０．８
μｍよシも小さくすると、素子を形成すべき領域が、全
て厚い酸化膜（ＳｉＱＩ）で覆われてしまい、ＭＯ８Ｉ
Ｃを形成する事が不可能になる。
ＭＯ８ＩＣ）において、素子間の分離は従来ＬＯＧＯ８
構造が使用されて来た。しかしながら、酸化のマスクと
して用いられる窒化シリコン膜（ＳｉｓＮ＋）側面から
の酸化膜の侵入のため、該５ｉｓＮ４膜の寸法を０．８
μｍよシも小さくすると、素子を形成すべき領域が、全
て厚い酸化膜（ＳｉＱＩ）で覆われてしまい、ＭＯ８Ｉ
Ｃを形成する事が不可能になる。
このようなＬＯＧＯ８構造の問題点を解決する為に、擲
分離溝造が提案されている（飼えばカサイらアイ・イー
・イー・イー、・エレクトロン・デバイス・ミーティン
グ・テクニカル・ダイジェストｐ 、４１９ （１９８
５） ：Ｎ、 Ｋａｓａｉ、 ｅｔａｌＨＩＥＥＥＩ（
’ｉ ｉ Ｊｌ ｌ ’ｌ Ｅｌ ｅ Ｃｔｒ ｎ 、
［Ｊｅ Ｙ ｉ Ｃｅ Ｍｅｅ ｔ） ｎ ｇ ｔ Ｔ
ｅＣｈ ｎ １ ｃａｌ］）ｉｇｅｓｔ ｐ、 ４１９
（１９８５））。４分配構造によれば、素子間分離の最
小寸法を、０．２５μｍ以下に出来るため、特に今後の
微細寸法Ｍｏ５ＩＣにおける最適な素子分離構造として
検討が進められている。
分離溝造が提案されている（飼えばカサイらアイ・イー
・イー・イー、・エレクトロン・デバイス・ミーティン
グ・テクニカル・ダイジェストｐ 、４１９ （１９８
５） ：Ｎ、 Ｋａｓａｉ、 ｅｔａｌＨＩＥＥＥＩ（
’ｉ ｉ Ｊｌ ｌ ’ｌ Ｅｌ ｅ Ｃｔｒ ｎ 、
［Ｊｅ Ｙ ｉ Ｃｅ Ｍｅｅ ｔ） ｎ ｇ ｔ Ｔ
ｅＣｈ ｎ １ ｃａｌ］）ｉｇｅｓｔ ｐ、 ４１９
（１９８５））。４分配構造によれば、素子間分離の最
小寸法を、０．２５μｍ以下に出来るため、特に今後の
微細寸法Ｍｏ５ＩＣにおける最適な素子分離構造として
検討が進められている。
しかしながら溝分＾函構造においては、以下のよう々致
命的な問題点の生ずる事が発明者等の検討により明らか
に出来た。第２図は、 ＭＯＳＦＥＴのしきい電圧Ｖ〒
五と、チャネル幅Ｗの関係を示したものである。従来技
術の溝分離構造では、Ｗが狭くなるに従い、 ＶＴＩＩ
が低下し、特にＷく１μｍの領域で顕著になる事が明ら
かに出来た。即ち。
命的な問題点の生ずる事が発明者等の検討により明らか
に出来た。第２図は、 ＭＯＳＦＥＴのしきい電圧Ｖ〒
五と、チャネル幅Ｗの関係を示したものである。従来技
術の溝分離構造では、Ｗが狭くなるに従い、 ＶＴＩＩ
が低下し、特にＷく１μｍの領域で顕著になる事が明ら
かに出来た。即ち。
従来のＬＯＣＯ８構造では、チャネルストッパの横方向
拡散によＦ）Ｗ＜２μｍ程度の場合ｖｔｍ が高くなシ
ブバイス動作が制御しにくくなるが、溝分離構造ではＷ
（１μｍ程度で逆にｖＴＥが低くなシ。
拡散によＦ）Ｗ＜２μｍ程度の場合ｖｔｍ が高くなシ
ブバイス動作が制御しにくくなるが、溝分離構造ではＷ
（１μｍ程度で逆にｖＴＥが低くなシ。
このためデバイスとして使用不可能になるという致命的
な問題点のある事が分った。従って、現状技術ではＷく
１μｍというデバイスは実際上実用できない。本発明の
目的は、ＭＯ８ＩＣＫおける溝分離構造のよりなＷの狭
いデバイスにおけるｖＴＭ低下という問題点を解決する
事にある。
な問題点のある事が分った。従って、現状技術ではＷく
１μｍというデバイスは実際上実用できない。本発明の
目的は、ＭＯ８ＩＣＫおける溝分離構造のよりなＷの狭
いデバイスにおけるｖＴＭ低下という問題点を解決する
事にある。
Ｗ＜１μｍの領域においてｖＴ Ｈの低下が起る原因は
１発明者等の研究によシ、該溝分離構造において、シリ
コン突部の端部における電界集中によシ、低いゲート電
圧でも該端部にチャネルが形成される点にある事が明ら
かに出来た。即ち、第３図に示した模式図において、シ
リコン基板１に形成した溝と、それを絶縁体により埋め
た構造５によ部分離された突部２．ゲート酸化膜３．ゲ
ート４、を有するＭＯＳＦＥＴは、ゲート４に電圧を印
加する事によシ、該突部２の尖った端部６に、該ゲート
電圧の電界が集中し、実効的に該端部６に印加される電
圧が見掛上高くなる為、該端部６に、該突部２の平坦な
部分よシも低いゲート電圧でチャネルが形成される。従
って１本発明の骨子は。
１発明者等の研究によシ、該溝分離構造において、シリ
コン突部の端部における電界集中によシ、低いゲート電
圧でも該端部にチャネルが形成される点にある事が明ら
かに出来た。即ち、第３図に示した模式図において、シ
リコン基板１に形成した溝と、それを絶縁体により埋め
た構造５によ部分離された突部２．ゲート酸化膜３．ゲ
ート４、を有するＭＯＳＦＥＴは、ゲート４に電圧を印
加する事によシ、該突部２の尖った端部６に、該ゲート
電圧の電界が集中し、実効的に該端部６に印加される電
圧が見掛上高くなる為、該端部６に、該突部２の平坦な
部分よシも低いゲート電圧でチャネルが形成される。従
って１本発明の骨子は。
このような電界集中を防止する点にある。即ち、本発明
は、第１図に示したように、シリコン基板１に形成した
、絶縁体により埋められた溝５によ部分離された突部２
．ゲート酸化膜３．ゲート４を有するＭＯＳＦＥＴにお
いて、該突部２の端部７に電界集中が起らないように、
曲率を持たせる、あるいは端部７の酸化膜厚を厚くする
点が特徴である。
は、第１図に示したように、シリコン基板１に形成した
、絶縁体により埋められた溝５によ部分離された突部２
．ゲート酸化膜３．ゲート４を有するＭＯＳＦＥＴにお
いて、該突部２の端部７に電界集中が起らないように、
曲率を持たせる、あるいは端部７の酸化膜厚を厚くする
点が特徴である。
第１図に示した構造において、該突部２の端部７の曲率
は、電界集中の程度を軽減し、該端部に、低いゲート電
圧でチャネルが形成される事を防ぐ。
は、電界集中の程度を軽減し、該端部に、低いゲート電
圧でチャネルが形成される事を防ぐ。
又該端部のゲート酸化膜３の厚さを厚くする事により、
該ゲート４によシ印加される電界が該酸化膜厚の厚い部
分で小さくなシ、該端部７におけるチャネルの形成を防
ぐ。従って本発見を適用する事によυ、特にチャネル幅
Ｗが１μｍよシも狭いデバイスにおいて、しきい電圧Ｖ
〒Ｍが低くなるという狭チャネル効果を防止できる。
該ゲート４によシ印加される電界が該酸化膜厚の厚い部
分で小さくなシ、該端部７におけるチャネルの形成を防
ぐ。従って本発見を適用する事によυ、特にチャネル幅
Ｗが１μｍよシも狭いデバイスにおいて、しきい電圧Ｖ
〒Ｍが低くなるという狭チャネル効果を防止できる。
以下本発明を実施例に基づき詳細に説明する。
実施例 １
第４図（ａ）は、ＩＪ（１００）面１０Ω・ｃｍ（Ｄシ
リコン基板（Ｓｉ）１１を、１０００Ｃで２０分間熱酸
化し、厚さ２０ｎｍの熱酸化膜（ＳｉＣｈ）’１２を成
長後、化学蒸着法（ＣＶＤ）によシ厚さ５Ｑｎｍの窒化
シリコン膜（５ｉｓＮ４） １３を堆積後、通常のホト
リソグラフィーによシレジストパターン１４を形成し、
該レジスト１４をマスクとして、反応性イオンエッチ（
ＲＩＥ）によシ該８ｉｓＮｎｌ ３． ８ ｉ ０２１
２にヨび５ｉｌｌを加工し、該Ｓｉ中に深さ２ｕｍ、＠
０．５ｐｍの１４１５を形成した状態を示す。この時、
通常のＲＩＥを用いると、波溝１５で囲まれた突部１６
の端部は。
リコン基板（Ｓｉ）１１を、１０００Ｃで２０分間熱酸
化し、厚さ２０ｎｍの熱酸化膜（ＳｉＣｈ）’１２を成
長後、化学蒸着法（ＣＶＤ）によシ厚さ５Ｑｎｍの窒化
シリコン膜（５ｉｓＮ４） １３を堆積後、通常のホト
リソグラフィーによシレジストパターン１４を形成し、
該レジスト１４をマスクとして、反応性イオンエッチ（
ＲＩＥ）によシ該８ｉｓＮｎｌ ３． ８ ｉ ０２１
２にヨび５ｉｌｌを加工し、該Ｓｉ中に深さ２ｕｍ、＠
０．５ｐｍの１４１５を形成した状態を示す。この時、
通常のＲＩＥを用いると、波溝１５で囲まれた突部１６
の端部は。
はぼ直角に力ロエされる。従ってこの状態でＭＯＳＦＥ
Ｔ ′ｔｌ−該突端１６上に形成すると、前述の如きＶ
ＴＲの低下が起こる。
Ｔ ′ｔｌ−該突端１６上に形成すると、前述の如きＶ
ＴＲの低下が起こる。
第４図（ｂ）は、イオン打込み法により、波溝１５の側
面にポロンイオンＣＢ” ）を５０ＫｅＶでＩＸ １０
” ｃｍ”打込んだ層１７を形成後該レジスト１４を
駿素プラズマで除去し、該８ｉ基板１１を９５０Ｃウエ
ツト酸素雰囲気中で酸化し、該溝１５内面に厚さ０．２
５μｍの８ｉ０２１８を成長させた状態を示す。この酸
化により該突部１６の端部は酸化され、該５ｉ（ｈ１８
の膜厚と同様な曲率が得られる。この時、いわゆるバー
ド・ピークによる該突部１６幅の減少は、該８ｉ０２１
８の膜厚とほぼ等しい事が発明者等の実験によ部分った
。従って、波溝１５の幅は、該突部１６の幅の２倍迄広
く出来る（酸化膜は、溝の両側から成長するため、該８
ｉ０ｚ１８の膜厚は、該＃１５の約１／２に出来る事に
なる。）。又、狭い方の限界は、リソグラフィで決まる
九め、特に制限は々いが、現実的には、素子間耐圧等を
十分大きく保持する必要があるため、０．１μｍ程度と
なった。
面にポロンイオンＣＢ” ）を５０ＫｅＶでＩＸ １０
” ｃｍ”打込んだ層１７を形成後該レジスト１４を
駿素プラズマで除去し、該８ｉ基板１１を９５０Ｃウエ
ツト酸素雰囲気中で酸化し、該溝１５内面に厚さ０．２
５μｍの８ｉ０２１８を成長させた状態を示す。この酸
化により該突部１６の端部は酸化され、該５ｉ（ｈ１８
の膜厚と同様な曲率が得られる。この時、いわゆるバー
ド・ピークによる該突部１６幅の減少は、該８ｉ０２１
８の膜厚とほぼ等しい事が発明者等の実験によ部分った
。従って、波溝１５の幅は、該突部１６の幅の２倍迄広
く出来る（酸化膜は、溝の両側から成長するため、該８
ｉ０ｚ１８の膜厚は、該＃１５の約１／２に出来る事に
なる。）。又、狭い方の限界は、リソグラフィで決まる
九め、特に制限は々いが、現実的には、素子間耐圧等を
十分大きく保持する必要があるため、０．１μｍ程度と
なった。
第４図（Ｃ）は、該８ｉｓＮａ１３および８ｉ０ｚ１２
をおのおの除去し、改めて１０００ｔ：’乾燥酸素中で
厚さ１２ｎｍのゲート酸化膜１９を成長させ、さらにゲ
ート長０．５μｍのゲート２０．０４″拡散層２１層間
絶縁膜として膜厚０．５μｍのＰＳＧ２２、および膜厚
１μｍのアルミニウム配線２３を形成した状態を示す。
をおのおの除去し、改めて１０００ｔ：’乾燥酸素中で
厚さ１２ｎｍのゲート酸化膜１９を成長させ、さらにゲ
ート長０．５μｍのゲート２０．０４″拡散層２１層間
絶縁膜として膜厚０．５μｍのＰＳＧ２２、および膜厚
１μｍのアルミニウム配線２３を形成した状態を示す。
第４図（Ｃ）において、左側はＭＯＳＦＥＴのゲートに
平行力方向の断面、右側はゲートに垂直な方向の断面を
おのおの示す。図から明らかなように、チャネルとなる
べきＳｉ突部の端部が十分に曲率を持つため、電界集中
が起る事なく、従ってＶＴＲの低下も起らず、良好なデ
バイス特性が実現出来た。本実施例に示した如く。
平行力方向の断面、右側はゲートに垂直な方向の断面を
おのおの示す。図から明らかなように、チャネルとなる
べきＳｉ突部の端部が十分に曲率を持つため、電界集中
が起る事なく、従ってＶＴＲの低下も起らず、良好なデ
バイス特性が実現出来た。本実施例に示した如く。
耐酸化性薄膜をマスクとして、酸化する事によシ、該突
部の端部に、適切な曲率を持たせる事が出来る。
部の端部に、適切な曲率を持たせる事が出来る。
実施例 ２
第５図（ａ）は、Ｐａ（１００）面１０Ω・圀ノ３１基
板１１において、厚さｌＱｎｍのＳ ｉ ０２１２．５
Ｑｎｍの８ ＬｓＮ４１３を形成後、ｎチャネルＭＯ８
Ｆ’ＥＴ（ｎ−ＭＯ８Ｔ）を形成すべき領域にＢ′イオ
ンを、又ｐチャネルＭＯＳＦＥＴ（ｐ ＭＯ８Ｔ）を形
成すべき領域にｌＪ：／ＣＰ”）イオンをおのおのイオ
ン打込みし、熱処理によフ、不純物磯度１０１・ｔ”ｍ
−”程度、接合朶さ約２μｍのＰ型領域２４およびｎ型
填域２５をおのおの形成した状態を示す。これらのＰを
２４およびｎ遼２５領域は、例えば、２ＭｅＶ＠度の高
いエネルギを持つイオン打込みにより形成すれば、熱処
理による不純物の横方向拡散を最小限に小さく出来るた
め、素子間の分離幅を狭くシ、集遣密度を高くする事が
可能である。
板１１において、厚さｌＱｎｍのＳ ｉ ０２１２．５
Ｑｎｍの８ ＬｓＮ４１３を形成後、ｎチャネルＭＯ８
Ｆ’ＥＴ（ｎ−ＭＯ８Ｔ）を形成すべき領域にＢ′イオ
ンを、又ｐチャネルＭＯＳＦＥＴ（ｐ ＭＯ８Ｔ）を形
成すべき領域にｌＪ：／ＣＰ”）イオンをおのおのイオ
ン打込みし、熱処理によフ、不純物磯度１０１・ｔ”ｍ
−”程度、接合朶さ約２μｍのＰ型領域２４およびｎ型
填域２５をおのおの形成した状態を示す。これらのＰを
２４およびｎ遼２５領域は、例えば、２ＭｅＶ＠度の高
いエネルギを持つイオン打込みにより形成すれば、熱処
理による不純物の横方向拡散を最小限に小さく出来るた
め、素子間の分離幅を狭くシ、集遣密度を高くする事が
可能である。
第５図（ｂ）は、該Ｐ型２４およびｎ壓２５領域の間に
１通常のリングラフィとＬ−ＬＩＥによ＃）幅０．５μ
ｒｎＯ素子分離用溝１５を形成し、さらに１０００Ｃウ
エツト雰囲気中で厚さ０．１μｍの５ｉ０２２６を成長
させた状態を示す。この時、該ｎｍ２５、Ｐ凰２４領域
の尖部端部は、該酸化によシ曲率を持つ。この為電界集
中を防止しｈＶＴＨは正常な値が得られる。
１通常のリングラフィとＬ−ＬＩＥによ＃）幅０．５μ
ｒｎＯ素子分離用溝１５を形成し、さらに１０００Ｃウ
エツト雰囲気中で厚さ０．１μｍの５ｉ０２２６を成長
させた状態を示す。この時、該ｎｍ２５、Ｐ凰２４領域
の尖部端部は、該酸化によシ曲率を持つ。この為電界集
中を防止しｈＶＴＨは正常な値が得られる。
第５図（Ｃ）は、波溝１５の内壁に成長させた５ｉ０２
２６で埋め切れ々い溝の部分を、ＣＶＤ法によるｐｏｌ
ｙ−８ｉ２７で埋め、さらに表面酸化して酸化膜２８を
形成し素子間の結縁を完成させ念後、該８ ｉ Ｃｈ
１２． Ｓｉｓ Ｎ４１３を除去し、ゲート酸化膜
１９を成長させた状態を示す。該ｐｏｌｙ ５ｉ２７は
、ＣＶＤ５ｉ（ｈ又はＰＳＧ又りいわゆる塗布ガラス等
の絶縁膜でも良い事は言う迄もない。
２６で埋め切れ々い溝の部分を、ＣＶＤ法によるｐｏｌ
ｙ−８ｉ２７で埋め、さらに表面酸化して酸化膜２８を
形成し素子間の結縁を完成させ念後、該８ ｉ Ｃｈ
１２． Ｓｉｓ Ｎ４１３を除去し、ゲート酸化膜
１９を成長させた状態を示す。該ｐｏｌｙ ５ｉ２７は
、ＣＶＤ５ｉ（ｈ又はＰＳＧ又りいわゆる塗布ガラス等
の絶縁膜でも良い事は言う迄もない。
実施例１と同様にこの後、ゲート、金属配線を形成して
素子が完成される。
素子が完成される。
実施例 ３
第６図（ａ）はＰ型（１００）面、１０Ω’ｃｍのＳｉ
基板１１を熱酸化し、厚さ５０ｎｍの８ ｉ （ｈ１２
を成長し、さらにレジストパターン１４を形、 成し
た状態を示す。。
基板１１を熱酸化し、厚さ５０ｎｍの８ ｉ （ｈ１２
を成長し、さらにレジストパターン１４を形、 成し
た状態を示す。。
第６図（ｂ）は、８ｉＣｈと、８ｉ工ツチ速度比が５＝
１のエッチ液、本実施例では弗酸：硝ば：氷酢酸＝１０
：１：３００を用いて、該構造をエッチした状態を示す
。５ｉＯｚのエッチ速度が大きいため、該５ｉＯ１１２
が早くエッチされｍ８ｉ基板１１の端部が曲率を持つよ
うになる。該エッチ液は、８ｉＣｈのエッチ速度が大き
ければ本実施例で示した弗酸、−硝酸、氷酢酸の混合液
である必要は必ずしもなく１例えば酸化剤と、５ｉＯｚ
の除去剤の混合物を一般的に用いる事が出来る。
１のエッチ液、本実施例では弗酸：硝ば：氷酢酸＝１０
：１：３００を用いて、該構造をエッチした状態を示す
。５ｉＯｚのエッチ速度が大きいため、該５ｉＯ１１２
が早くエッチされｍ８ｉ基板１１の端部が曲率を持つよ
うになる。該エッチ液は、８ｉＣｈのエッチ速度が大き
ければ本実施例で示した弗酸、−硝酸、氷酢酸の混合液
である必要は必ずしもなく１例えば酸化剤と、５ｉＯｚ
の除去剤の混合物を一般的に用いる事が出来る。
従って、例えば無水クロム酸と弗酸の混合ｔＬ等を用い
る事も可能である。又、他の組成の溶液％あるいは、ド
ライエッチでも、８ ｓ Ｏｘ とＳｉのエッチ速度を
、所定の端部曲率が得られる２：１〜２０：１程度の比
に選ぶ事により使用出来る。さらに該レジスト１４をマ
スクとして＊ ？Ｊ、 Ｓ ｉ基板１１を８工Ｅによシ
刀ロエする事によυ、所定の曲率を持つ端部が実現出来
た。
る事も可能である。又、他の組成の溶液％あるいは、ド
ライエッチでも、８ ｓ Ｏｘ とＳｉのエッチ速度を
、所定の端部曲率が得られる２：１〜２０：１程度の比
に選ぶ事により使用出来る。さらに該レジスト１４をマ
スクとして＊ ？Ｊ、 Ｓ ｉ基板１１を８工Ｅによシ
刀ロエする事によυ、所定の曲率を持つ端部が実現出来
た。
本実施例では突部の端部に曲率を持たせてから８ｉ基板
中に蒋を形成したが、逆に韓を形成してから端部を加工
する事も可能である事は言う迄もない。又、端部の曲率
は、５ｉｃｈ と８ｉのエツチ速度比、およびＳｉのエ
ッチｌの制御を適切に行なう事によシ所定の値に制御可
能である。例えば５ｉＣｈ と８ｉのエッチ速度比を１
０＝１とし、Ｓｉのエッチ量をｌＱｎｍとすれば、端部
曲率は０．０２μｍ程度となる。Ｓｉエッチ量を増やす
と。
中に蒋を形成したが、逆に韓を形成してから端部を加工
する事も可能である事は言う迄もない。又、端部の曲率
は、５ｉｃｈ と８ｉのエツチ速度比、およびＳｉのエ
ッチｌの制御を適切に行なう事によシ所定の値に制御可
能である。例えば５ｉＣｈ と８ｉのエッチ速度比を１
０＝１とし、Ｓｉのエッチ量をｌＱｎｍとすれば、端部
曲率は０．０２μｍ程度となる。Ｓｉエッチ量を増やす
と。
曲率半径は大きくなる。又エッチ速度比を３＝１とし、
Ｓｉのエッチ量をｌＱｎｍとすれば０．０４μｍ程度と
なる。５ｉＣｈと８ｉのエッチ速度の比２＝１程度とす
れば１曲率半径は最も大きく出来るが、ばらつきはエッ
チ速度比を大きくした方が少なくなるため、制御性は良
くなる。
Ｓｉのエッチ量をｌＱｎｍとすれば０．０４μｍ程度と
なる。５ｉＣｈと８ｉのエッチ速度の比２＝１程度とす
れば１曲率半径は最も大きく出来るが、ばらつきはエッ
チ速度比を大きくした方が少なくなるため、制御性は良
くなる。
第６図（Ｃ）に示した如く、又該５ｉ（ｈ１２上に８ｉ
３Ｎ４１３を形成し、溝を加工後８ｉ（ｈ１２及びＳｔ
基板１１をエッチし、端部に曲率を持たせ実施例１と同
様に溝を形成後酸化して、該溝側に厚い酸化膜２６を形
成する事も可能でおる。この時、溝内面に高濃度Ｂ拡散
層２９を形成しておく事も出来る。該高段度層２９は素
子間分離のチャネル・ストッパとして働く。
３Ｎ４１３を形成し、溝を加工後８ｉ（ｈ１２及びＳｔ
基板１１をエッチし、端部に曲率を持たせ実施例１と同
様に溝を形成後酸化して、該溝側に厚い酸化膜２６を形
成する事も可能でおる。この時、溝内面に高濃度Ｂ拡散
層２９を形成しておく事も出来る。該高段度層２９は素
子間分離のチャネル・ストッパとして働く。
本発明によれば、第７図に示したように、ゲート酸化膜
厚に対応した適切な端部曲率半径を与える事が可能にな
るため、溝アイソレーション構造ＭＯＳＦＥＴにおける
ｖｔｎの低下という間頂点を解決できる。すなわち図中
で、ｖｔｍが１ｏｍｖ低下する場合のゲート酸化膜厚に
対応した端部曲率半径が示されておシ、第７図中に示さ
れた自模よりも右上方の領域が適切な関係を持つ領域で
ある。
厚に対応した適切な端部曲率半径を与える事が可能にな
るため、溝アイソレーション構造ＭＯＳＦＥＴにおける
ｖｔｎの低下という間頂点を解決できる。すなわち図中
で、ｖｔｍが１ｏｍｖ低下する場合のゲート酸化膜厚に
対応した端部曲率半径が示されておシ、第７図中に示さ
れた自模よりも右上方の領域が適切な関係を持つ領域で
ある。
第１囚は本発明の詳細な説明するための断面図、第２図
および第３図は従来技術を示す図、第４図乃至第６図は
それぞれ本発明の異なる実施例を示す図、第７図は、本
発明の効果を示す図である。 １．１１・・・シリコン基板、１２，１８・・・５ｉ（
ｈ、１３・・・５ｉｓＮ４．１９・・・ゲート絶縁膜％
２０・・・ゲー代理人 弁理士 小川筋力、゛・パ ｌ・・・シリコン幕淳艮 ３・・・す′−ト酸を茸（ ４・・・プ′−ト ５・・・分離嘴 ７・・・１搦告や ２・・・文 言や 第 ２ 目 チマネル幅 ｙ（Ａす ６・ｉ＆部 箒 ４ 目 ／８・・５ＬＯ２ 第 ４ 巳 ２０・・・ケ°°−ト ２２・・・Ｐｓｅ映 第 ５ 目 ２６・・５（ｃｈ頃 第 、５ の ２７・・・のり冶晶シリコン ２６・５ＬＯ２ 第 ７ 口
および第３図は従来技術を示す図、第４図乃至第６図は
それぞれ本発明の異なる実施例を示す図、第７図は、本
発明の効果を示す図である。 １．１１・・・シリコン基板、１２，１８・・・５ｉ（
ｈ、１３・・・５ｉｓＮ４．１９・・・ゲート絶縁膜％
２０・・・ゲー代理人 弁理士 小川筋力、゛・パ ｌ・・・シリコン幕淳艮 ３・・・す′−ト酸を茸（ ４・・・プ′−ト ５・・・分離嘴 ７・・・１搦告や ２・・・文 言や 第 ２ 目 チマネル幅 ｙ（Ａす ６・ｉ＆部 箒 ４ 目 ／８・・５ＬＯ２ 第 ４ 巳 ２０・・・ケ°°−ト ２２・・・Ｐｓｅ映 第 ５ 目 ２６・・５（ｃｈ頃 第 、５ の ２７・・・のり冶晶シリコン ２６・５ＬＯ２ 第 ７ 口
Claims (1)
- １、溝分離構造ＭＯＳＦＥＴもしくは複数個のＭＯＳＦ
ＥＴを集積したＭＯＳＩＣにおいて、ＭＯＳＦＥＴのチ
ャネルが形成されるシリコン突部端部に曲率を持たせた
事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144842A JPS632371A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144842A JPS632371A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632371A true JPS632371A (ja) | 1988-01-07 |
Family
ID=15371696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144842A Pending JPS632371A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632371A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430557A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| EP0822597A2 (en) * | 1996-07-30 | 1998-02-04 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| US5858859A (en) * | 1990-05-28 | 1999-01-12 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench for device isolation fabrication method |
| US5897360A (en) * | 1996-10-21 | 1999-04-27 | Nec Corporation | Manufacturing method of semiconductor integrated circuit |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6544839B1 (en) | 1998-12-28 | 2003-04-08 | Hitachi, Ltd. | Semiconductor integrated circuit device and a method of manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7303951B2 (en) | 2004-01-14 | 2007-12-04 | Renesas Technology Corp. | Method of manufacturing a trench isolation region in a semiconductor device |
-
1986
- 1986-06-23 JP JP61144842A patent/JPS632371A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430557A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| US5858859A (en) * | 1990-05-28 | 1999-01-12 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench for device isolation fabrication method |
| EP0822597A2 (en) * | 1996-07-30 | 1998-02-04 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| EP0822597A3 (en) * | 1996-07-30 | 1998-03-11 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| US5897360A (en) * | 1996-10-21 | 1999-04-27 | Nec Corporation | Manufacturing method of semiconductor integrated circuit |
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| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US7303951B2 (en) | 2004-01-14 | 2007-12-04 | Renesas Technology Corp. | Method of manufacturing a trench isolation region in a semiconductor device |
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