JPH11354648A - 同一の半導体基板上に異なる厚さの酸化物を同時に作製する方法 - Google Patents
同一の半導体基板上に異なる厚さの酸化物を同時に作製する方法Info
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- JPH11354648A JPH11354648A JP11132185A JP13218599A JPH11354648A JP H11354648 A JPH11354648 A JP H11354648A JP 11132185 A JP11132185 A JP 11132185A JP 13218599 A JP13218599 A JP 13218599A JP H11354648 A JPH11354648 A JP H11354648A
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- H01L21/8232—Field-effect technology
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Abstract
(57)【要約】
【課題】 同一半導体基板上に異なる厚さの酸化物を同
時に作製する方法を提供する。 【解決手段】 異なる厚さの酸化シリコン層を有する半
導体構造は、半導体基板１の表面上に犠牲酸化シリコン
層３を形成し、犠牲酸化シリコン層を経て最大の厚さを
有する酸化シリコンが形成される半導体基板の領域内
に、塩素イオンおよび／または臭素イオンを注入し、犠
牲酸化シリコン層を除去し、半導体基板表面上に酸化シ
リコンの層を成長させることにより作製される。注入イ
オンを含む領域では、酸化シリコンの成長速度が速くな
り、したがって注入イオンを含む領域のゲート酸化物層
は、注入イオンを含まない領域のゲート酸化物層と比較
して、より厚くなる。また、以上の方法から得られる構
造が提供される。
時に作製する方法を提供する。 【解決手段】 異なる厚さの酸化シリコン層を有する半
導体構造は、半導体基板１の表面上に犠牲酸化シリコン
層３を形成し、犠牲酸化シリコン層を経て最大の厚さを
有する酸化シリコンが形成される半導体基板の領域内
に、塩素イオンおよび／または臭素イオンを注入し、犠
牲酸化シリコン層を除去し、半導体基板表面上に酸化シ
リコンの層を成長させることにより作製される。注入イ
オンを含む領域では、酸化シリコンの成長速度が速くな
り、したがって注入イオンを含む領域のゲート酸化物層
は、注入イオンを含まない領域のゲート酸化物層と比較
して、より厚くなる。また、以上の方法から得られる構
造が提供される。
Description
【０００１】
【発明の属する技術分野】この発明は、同一半導体基板
上に同時に異なる厚さの酸化物を作製する方法に関す
る。この発明は、ＣＭＯＳ半導体デバイスを製造する場
合に、および特に異なる厚さのゲート酸化物絶縁体を与
えるのに、特に有利である。
上に同時に異なる厚さの酸化物を作製する方法に関す
る。この発明は、ＣＭＯＳ半導体デバイスを製造する場
合に、および特に異なる厚さのゲート酸化物絶縁体を与
えるのに、特に有利である。
【０００２】
【従来の技術】種々の厚さのゲート酸化物層を有する半
導体チップを提供する要求が増大している。実際、ゲー
ト酸化物の厚さは、異なる電圧レベルで動作するトラン
ジスタおよび他の回路素子を有する集積回路を提供する
場合に、信頼性の問題について重要な事柄である。一例
として、約９０Åの比較的薄いゲート酸化物は、典型的
には、通常の３ボルト，０．６ミクロンのプロセスで成
長されるのに対し、約１４０Åの比較的に厚いゲート酸
化物は、通常の５ボルト，０．６ミクロンのプロセスで
成長される。
導体チップを提供する要求が増大している。実際、ゲー
ト酸化物の厚さは、異なる電圧レベルで動作するトラン
ジスタおよび他の回路素子を有する集積回路を提供する
場合に、信頼性の問題について重要な事柄である。一例
として、約９０Åの比較的薄いゲート酸化物は、典型的
には、通常の３ボルト，０．６ミクロンのプロセスで成
長されるのに対し、約１４０Åの比較的に厚いゲート酸
化物は、通常の５ボルト，０．６ミクロンのプロセスで
成長される。
【０００３】デバイス・スケーリングの傾向は、比較的
薄いゲート酸化物を用いた低電圧動作に向かっている
が、いくつかの回路応用は、例えばチップＩ／Ｏにある
ＥＳＤ保護回路、およびいくつかのアナログ出力デバイ
スのような比較的に厚いゲート酸化物を依然として必要
としている。厚い酸化物は、信頼性を保証するために高
電圧デバイスに必要とされている。一方、薄いゲート酸
化物は、ゲートで低電圧を使用する比較的高速の論理デ
バイスに望ましい。より低電圧のトランジスタに比較的
厚い酸化物を用いることは、デバイス性能を低下させ、
速度をかなり減少させる。
薄いゲート酸化物を用いた低電圧動作に向かっている
が、いくつかの回路応用は、例えばチップＩ／Ｏにある
ＥＳＤ保護回路、およびいくつかのアナログ出力デバイ
スのような比較的に厚いゲート酸化物を依然として必要
としている。厚い酸化物は、信頼性を保証するために高
電圧デバイスに必要とされている。一方、薄いゲート酸
化物は、ゲートで低電圧を使用する比較的高速の論理デ
バイスに望ましい。より低電圧のトランジスタに比較的
厚い酸化物を用いることは、デバイス性能を低下させ、
速度をかなり減少させる。
【０００４】２つの厚さのゲート酸化物を作製する１つ
の方法は、薄いゲート酸化物デバイス・コンポーネント
上での酸化速度を減少させるために窒素注入を用い、窒
素注入が阻止された場所に、より厚い酸化物が成長する
ようにしている。しかし、窒素の使用は、特定の問題を
生じている。例えば、窒素を注入することは、デバイス
のチャンネル領域中にビーム損傷を引き起こす。この損
傷は、チャンネル不純物分布を変化させ、サブＶｔ漏洩
（オフ電流）を悪下させるシリコン欠陥を生じる。ま
た、窒素注入は汚染をも引き起こし、それがゲート酸化
物の破壊電圧と信頼性に影響を及ぼす。
の方法は、薄いゲート酸化物デバイス・コンポーネント
上での酸化速度を減少させるために窒素注入を用い、窒
素注入が阻止された場所に、より厚い酸化物が成長する
ようにしている。しかし、窒素の使用は、特定の問題を
生じている。例えば、窒素を注入することは、デバイス
のチャンネル領域中にビーム損傷を引き起こす。この損
傷は、チャンネル不純物分布を変化させ、サブＶｔ漏洩
（オフ電流）を悪下させるシリコン欠陥を生じる。ま
た、窒素注入は汚染をも引き起こし、それがゲート酸化
物の破壊電圧と信頼性に影響を及ぼす。
【０００５】薄いゲート酸化物デバイスは、回路の速度
と信頼性に最も重要である。しかし、窒素注入プロセス
は、デバイスのオフ電流と信頼性を悪下させる傾向にあ
る。
と信頼性に最も重要である。しかし、窒素注入プロセス
は、デバイスのオフ電流と信頼性を悪下させる傾向にあ
る。
【０００６】また、半導体基板の選ばれた領域へ、比較
的高濃度のフッ化物イオンを注入して、その領域の酸化
物成長を増大もしくは高めることが提案されている。比
較的高いフッ化物イオン濃度は、主にシリコン損傷によ
り高い酸化速度を生じさせる。さらにフッ化物イオンの
使用は、進歩した論理ＣＭＯＳに現在用いられている、
例えばホウ素ドープされたｐＦＥＴゲートと両立しない
ので、問題である。特に、フッ素は、ゲート酸化物中へ
のホウ素イオンの浸透または拡散を促進する。従って、
米国特許第５，４８０，８２８号明細書に述べられてい
るようにフッ化物イオンを使用することは、実際的な応
用の観点から、進歩したＣＭＯＳには特に適していな
い。
的高濃度のフッ化物イオンを注入して、その領域の酸化
物成長を増大もしくは高めることが提案されている。比
較的高いフッ化物イオン濃度は、主にシリコン損傷によ
り高い酸化速度を生じさせる。さらにフッ化物イオンの
使用は、進歩した論理ＣＭＯＳに現在用いられている、
例えばホウ素ドープされたｐＦＥＴゲートと両立しない
ので、問題である。特に、フッ素は、ゲート酸化物中へ
のホウ素イオンの浸透または拡散を促進する。従って、
米国特許第５，４８０，８２８号明細書に述べられてい
るようにフッ化物イオンを使用することは、実際的な応
用の観点から、進歩したＣＭＯＳには特に適していな
い。
【０００７】
【発明が解決しようとする課題】この発明の目的は、前
述した従来技術の課題を解決する、同一の半導体基板上
に異なる厚さの酸化物を同時に作製する方法を提供する
ことにある。
述した従来技術の課題を解決する、同一の半導体基板上
に異なる厚さの酸化物を同時に作製する方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】この発明によれば、特定
の注入プロセスを用いて、比較的薄いゲート酸化物領域
とは異なり重要でないゲート絶縁体である厚い酸化物デ
バイス領域に影響を与える。薄いゲート酸化物の均一性
は、酸化物が２５Å以下にスケール（寸法設定）される
場合、特に重要である。したがって、薄いゲート酸化物
の厚さを制御することは、この発明によれば、従来技術
の窒素注入方法によって要求される注入およびその後の
アニールを用いるのではなく、（場合によっては窒化プ
ロセスと共に）熱酸化を用いることによって実現され
る。他方、厚い酸化物領域は、重要でない。
の注入プロセスを用いて、比較的薄いゲート酸化物領域
とは異なり重要でないゲート絶縁体である厚い酸化物デ
バイス領域に影響を与える。薄いゲート酸化物の均一性
は、酸化物が２５Å以下にスケール（寸法設定）される
場合、特に重要である。したがって、薄いゲート酸化物
の厚さを制御することは、この発明によれば、従来技術
の窒素注入方法によって要求される注入およびその後の
アニールを用いるのではなく、（場合によっては窒化プ
ロセスと共に）熱酸化を用いることによって実現され
る。他方、厚い酸化物領域は、重要でない。
【０００９】特に、この発明は、同一の半導体基板上に
異なる厚さの酸化物を同時に作製する方法に関する。こ
の発明の方法は、半導体の表面上に犠牲層を形成する工
程を含んでいる。次に、塩素イオンおよび／または臭素
イオンが、最大の厚さを有する酸化シリコンが形成され
る半導体基板の領域に犠牲層を経て注入される。この発
明によれば、イオンは、比較的低いエネルギーレベルと
適度なドーズ量レベルで注入されることが好ましい。特
に、塩素イオンおよび／または臭素イオンは、約１×１
０13〜約１×１０15原子／ｃｍ2 のドーズ量と約１〜約
１５ｋｅＶのエネルギーで典型的に注入される。次に、
犠牲酸化シリコン層が除去され、酸化シリコン層が半導
体基板の表面上に熱酸化によって成長される。注入され
たイオンを含む領域中における酸化シリコンの成長速度
は、注入されたイオンを含まない領域中の成長速度より
も大きく、したがってこの領域の酸化シリコン層は、注
入された塩素イオンおよび／または臭素イオンを含まな
い領域の酸化シリコン層と比較してより厚くなる。
異なる厚さの酸化物を同時に作製する方法に関する。こ
の発明の方法は、半導体の表面上に犠牲層を形成する工
程を含んでいる。次に、塩素イオンおよび／または臭素
イオンが、最大の厚さを有する酸化シリコンが形成され
る半導体基板の領域に犠牲層を経て注入される。この発
明によれば、イオンは、比較的低いエネルギーレベルと
適度なドーズ量レベルで注入されることが好ましい。特
に、塩素イオンおよび／または臭素イオンは、約１×１
０13〜約１×１０15原子／ｃｍ2 のドーズ量と約１〜約
１５ｋｅＶのエネルギーで典型的に注入される。次に、
犠牲酸化シリコン層が除去され、酸化シリコン層が半導
体基板の表面上に熱酸化によって成長される。注入され
たイオンを含む領域中における酸化シリコンの成長速度
は、注入されたイオンを含まない領域中の成長速度より
も大きく、したがってこの領域の酸化シリコン層は、注
入された塩素イオンおよび／または臭素イオンを含まな
い領域の酸化シリコン層と比較してより厚くなる。
【００１０】さらに、この発明は、前記方法によって得
られる異なる厚さの酸化物をその上に有する半導体基板
に関する。
られる異なる厚さの酸化物をその上に有する半導体基板
に関する。
【００１１】また、この発明は、選択された領域に塩素
および／または臭素のドーピングを有する半導体基板
と、基板上に熱成長された異なる厚さを有する酸化シリ
コン層とに関する。注入されたイオンを含む半導体基板
状上の領域の酸化シリコン層は、注入された塩素イオン
および／または臭素イオンを含まない半導体基板の上の
領域中の酸化シリコン層よりも厚い。
および／または臭素のドーピングを有する半導体基板
と、基板上に熱成長された異なる厚さを有する酸化シリ
コン層とに関する。注入されたイオンを含む半導体基板
状上の領域の酸化シリコン層は、注入された塩素イオン
および／または臭素イオンを含まない半導体基板の上の
領域中の酸化シリコン層よりも厚い。
【００１２】
【発明の実施の形態】この発明の理解を容易にするため
に、部分的に作製された集積回路の一部を示す図面を参
照する。特に、図１に示す半導体基板１は、一般的な単
結晶シリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板である。浅い溝の分離領域２
が、一般的な技術で形成される。犠牲酸化シリコン層３
が、一般的に約２５〜約１２０Åの厚さに、一例として
６０Åの厚さに、半導体基板の表面上に成長される。犠
牲酸化シリコン層３は、前の分離プロセスによる残留窒
化物の活性シリコン領域を清浄にし、前の処理中に損傷
または汚染された表面付近のシリコンを除去するために
設けられる。
に、部分的に作製された集積回路の一部を示す図面を参
照する。特に、図１に示す半導体基板１は、一般的な単
結晶シリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板である。浅い溝の分離領域２
が、一般的な技術で形成される。犠牲酸化シリコン層３
が、一般的に約２５〜約１２０Åの厚さに、一例として
６０Åの厚さに、半導体基板の表面上に成長される。犠
牲酸化シリコン層３は、前の分離プロセスによる残留窒
化物の活性シリコン領域を清浄にし、前の処理中に損傷
または汚染された表面付近のシリコンを除去するために
設けられる。
【００１３】フォトレジストが、犠牲酸化シリコン層の
上に設けられ、標準的な薄いゲート酸化物デバイス領域
をマスクし、より厚いゲート酸化物が望まれる領域をレ
ジスト内に開くように、一般的なリソグラフィ技術によ
ってパターニングされる。
上に設けられ、標準的な薄いゲート酸化物デバイス領域
をマスクし、より厚いゲート酸化物が望まれる領域をレ
ジスト内に開くように、一般的なリソグラフィ技術によ
ってパターニングされる。
【００１４】塩素および／または臭素イオン、好ましく
は塩素イオンが、犠牲酸化シリコン層を経て、フォトレ
ジストに覆われていない半導体基板の領域へ注入され
る。イオンは、約１×１０13〜約１×１０15原子／ｃｍ
2 、好ましくは約５×１０13〜約５×１０14原子／ｃｍ
2 のドーズ量で、厚さに依存して約１〜約１５ｋｅＶの
エネルギー、好ましくはこの犠牲酸化物層に対しては約
２〜約１０ｋｅＶのエネルギーで注入される。特に、注
入分布ピークを酸化物／基板の界面の下に位置させるこ
とが必要とされる注入エネルギーは、犠牲酸化物の層の
厚さに正比例する。
は塩素イオンが、犠牲酸化シリコン層を経て、フォトレ
ジストに覆われていない半導体基板の領域へ注入され
る。イオンは、約１×１０13〜約１×１０15原子／ｃｍ
2 、好ましくは約５×１０13〜約５×１０14原子／ｃｍ
2 のドーズ量で、厚さに依存して約１〜約１５ｋｅＶの
エネルギー、好ましくはこの犠牲酸化物層に対しては約
２〜約１０ｋｅＶのエネルギーで注入される。特に、注
入分布ピークを酸化物／基板の界面の下に位置させるこ
とが必要とされる注入エネルギーは、犠牲酸化物の層の
厚さに正比例する。
【００１５】例えば、６０Åの犠牲酸化物は２〜５ｋｅ
Ｖの注入エネルギーを必要とするが、１００Åの犠牲酸
化物は約１５ｋｅＶのエネルギーを必要とする。注入さ
れたイオンの平均深さの計算値を、以下の表に示す。
Ｖの注入エネルギーを必要とするが、１００Åの犠牲酸
化物は約１５ｋｅＶのエネルギーを必要とする。注入さ
れたイオンの平均深さの計算値を、以下の表に示す。
【００１６】
【表１】
【００１７】塩素および／または臭素は、その後の熱的
酸化の速度と、ゲート中に存在するかもしれないナトリ
ウムイオンとリチウムイオンの固定を促進する。さら
に、塩素と臭素は、従来技術の処理で用いられる、より
質量が小さい窒素よりも狭い注入分布を有するので、注
入損傷がその後の厚い酸化物成長の領域に結合され、損
傷を受けたシリコンがゲート酸化プロセス中で消滅す
る。
酸化の速度と、ゲート中に存在するかもしれないナトリ
ウムイオンとリチウムイオンの固定を促進する。さら
に、塩素と臭素は、従来技術の処理で用いられる、より
質量が小さい窒素よりも狭い注入分布を有するので、注
入損傷がその後の厚い酸化物成長の領域に結合され、損
傷を受けたシリコンがゲート酸化プロセス中で消滅す
る。
【００１８】図２に示すように、次に、残留フォトレジ
ストは、適当な溶媒による分解によって剥離される。次
に、犠牲酸化シリコン層は、例えばＨＦ溶媒による化学
エッチングで除去される。
ストは、適当な溶媒による分解によって剥離される。次
に、犠牲酸化シリコン層は、例えばＨＦ溶媒による化学
エッチングで除去される。
【００１９】次に、図３に示すように、酸化シリコンの
層が、約８００℃〜約１０００℃の温度に基板を加熱
し、ウェットまたはドライＯ2 のような酸化雰囲気に基
板をさらすことによる熱酸化によって、基板上に成長さ
れる。酸化の結果、塩素および／または臭素イオン注入
された基板部分の上に成長したゲート酸化物層４が、注
入されなかった基板部分のゲート酸化物層５より厚くな
る。これは塩素イオンと臭素イオンが、非イオン注入部
分に比べイオン注入部分上に成長されるゲート酸化物層
の成長速度をかなり増大させるという事実に基づいてい
る。したがって、厚さの異なるゲート酸化物層が、１つ
の基板上に同時に形成される。
層が、約８００℃〜約１０００℃の温度に基板を加熱
し、ウェットまたはドライＯ2 のような酸化雰囲気に基
板をさらすことによる熱酸化によって、基板上に成長さ
れる。酸化の結果、塩素および／または臭素イオン注入
された基板部分の上に成長したゲート酸化物層４が、注
入されなかった基板部分のゲート酸化物層５より厚くな
る。これは塩素イオンと臭素イオンが、非イオン注入部
分に比べイオン注入部分上に成長されるゲート酸化物層
の成長速度をかなり増大させるという事実に基づいてい
る。したがって、厚さの異なるゲート酸化物層が、１つ
の基板上に同時に形成される。
【００２０】例えば、１×１０-15 塩素原子／ｃｍ2 の
ドーズ量、１０ｋｅＶのエネルギーレベルでの塩素イオ
ンの注入は、薄い酸化物のほぼ２倍の増大を与えた。
ドーズ量、１０ｋｅＶのエネルギーレベルでの塩素イオ
ンの注入は、薄い酸化物のほぼ２倍の増大を与えた。
【００２１】ＴＥＭ分析によると、より薄い部分のゲー
ト酸化物は約２６Åであり、注入部分のゲート酸化物は
約６０Åであった。
ト酸化物は約２６Åであり、注入部分のゲート酸化物は
約６０Åであった。
【００２２】次に、もし必要ならば、付着された窒化物
層（図示していない）を酸化物の上に設けることがで
き、または酸化物の窒化物化を、ＮＯまたはＮ2 Ｏ中で
加熱することによる周知の窒化物化を用いて行うことが
できる。
層（図示していない）を酸化物の上に設けることがで
き、または酸化物の窒化物化を、ＮＯまたはＮ2 Ｏ中で
加熱することによる周知の窒化物化を用いて行うことが
できる。
【００２３】次に、デバイスに通常の方法を施して、Ｎ
ＭＯＳデバイスおよびＰＭＯＳデバイスのような技術上
普通のＣＭＯＳ構造を与えることができる。例えば、ポ
リシリコン層を、ゲート酸化シリコン層上に例えば約１
０００〜約２０００Åの厚さに付着し、そして所望のゲ
ート領域を与えるために輪郭形成することができる。
ＭＯＳデバイスおよびＰＭＯＳデバイスのような技術上
普通のＣＭＯＳ構造を与えることができる。例えば、ポ
リシリコン層を、ゲート酸化シリコン層上に例えば約１
０００〜約２０００Åの厚さに付着し、そして所望のゲ
ート領域を与えるために輪郭形成することができる。
【００２４】次に、ソースとドレイン領域を必要な場所
に設けることができ、また、例えば、ボロフォスフォシ
リケートガラスおよび／または二酸化シリコンからなる
絶縁体層を、半導体デバイス構造の上に設けることがで
きる。次に、コンタクトが必要とされる半導体基板内の
ソース領域およびドレイン領域に、絶縁体層を経る開口
が形成される。アルミニウムのような金属層が、コンタ
クト開口を充填するために付着され、パターニングされ
る。最後に、パシベーション層を集積回路上に設けるこ
とができる。
に設けることができ、また、例えば、ボロフォスフォシ
リケートガラスおよび／または二酸化シリコンからなる
絶縁体層を、半導体デバイス構造の上に設けることがで
きる。次に、コンタクトが必要とされる半導体基板内の
ソース領域およびドレイン領域に、絶縁体層を経る開口
が形成される。アルミニウムのような金属層が、コンタ
クト開口を充填するために付着され、パターニングされ
る。最後に、パシベーション層を集積回路上に設けるこ
とができる。
【００２５】以上の記述は、この発明を説明している。
さらに、以上の記述は、この発明の好適な実施例のみ説
明しているが、前述したように、この発明を、様々な他
の組み合わせ，変更，環境で使用でき、および上記教示
および／または関連技術の技能や知識と同等の発明観念
の範囲内で変形や変更ができることを理解すべきであ
る。前述した実施例は、この発明を実施する最良の形態
を説明し、および当業者が、このようなあるいは他の実
施例において、この発明の特定の応用またはこの発明の
使用によって必要とされる種々の変更でもって、この発
明を利用できることを可能にすることを意図している。
したがって、発明の詳細な説明は、ここで開示した形態
に、この発明を限定するものではない。
さらに、以上の記述は、この発明の好適な実施例のみ説
明しているが、前述したように、この発明を、様々な他
の組み合わせ，変更，環境で使用でき、および上記教示
および／または関連技術の技能や知識と同等の発明観念
の範囲内で変形や変更ができることを理解すべきであ
る。前述した実施例は、この発明を実施する最良の形態
を説明し、および当業者が、このようなあるいは他の実
施例において、この発明の特定の応用またはこの発明の
使用によって必要とされる種々の変更でもって、この発
明を利用できることを可能にすることを意図している。
したがって、発明の詳細な説明は、ここで開示した形態
に、この発明を限定するものではない。
【００２６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）同一の半導体基板上に異なる厚さの酸化物を同時
に作製する方法において半導体基板の表面上に犠牲酸化
シリコン層を形成する工程と、前記犠牲酸化シリコン層
を経て、最大の厚さを有する酸化シリコンが形成される
前記半導体基板の領域内に、塩素イオン，臭素イオンお
よびそれらの混合物からなる群から選ばれたイオンを注
入して、前記半導体基板の酸化速度を増大させる工程と
前記犠牲酸化シリコン層を除去する工程と、前記半導体
基板の表面上に酸化シリコンの層を成長させる工程とを
含み、前記酸化シリコンの成長速度は、注入されたイオ
ンを含む領域においてより速く、前記領域の前記酸化シ
リコン層は、注入されたイオンを含まない領域の酸化シ
リコンの層と比較して、より厚くなる、ことを特徴とす
る方法。 （２）前記イオンは、塩素イオンであることを特徴とす
る上記（１）に記載の方法。 （３）前記イオンは、約１×１０13〜約１×１０15原子
／ｃｍ2 のドーズ量、約１〜約１５ｋｅＶのエネルギー
で注入されることを特徴とする上記（１）に記載の方
法。 （４）前記ドーズ量は、約５×１０13〜約５×１０14原
子／ｃｍ2 あることを特徴とする上記（３）に記載の方
法。 （５）前記エネルギーは、約２〜約１０ｋｅＶであるこ
とを特徴とする上記（４）に記載の方法。 （６）前記最大の厚さの酸化シリコン層の厚さは約５０
Å〜約１５０Åであり、他の厚さの酸化シリコン層の厚
さは約２５Å〜約７５Åであることを特徴とする上記
（１）に記載の方法。 （７）前記酸化シリコン層は、約８００℃〜約１１００
℃の高温度で熱酸化により成長されることを特徴とする
上記（１）に記載の方法。 （８）前記犠牲酸化シリコン層は、約２５〜約１２０Å
の厚さであることを特徴とする上記（１）に記載の方
法。 （９）ホウ素を注入したｐＦＥＴを与える工程をさらに
含むことを特徴とする上記（１）に記載の方法。 （１０）上記（１）に記載の方法で得られる半導体デバ
イス。 （１１）塩素，臭素，およびそれらの混合物からなる群
から選ばれたイオンが注入された領域を有する半導体基
板と、注入されたイオンを有する基板部分の上の酸化シ
リコン層は、非注入領域の上の酸化シリコンの厚さより
厚い、異なる厚さの酸化物層と、を備えることを特徴と
する半導体構造。 （１２）前記注入されたイオンは、約１×１０13〜約１
×１０15原子／ｃｍ2 のドーズ量、約１〜約５ｋｅＶの
エネルギーであることを特徴とする上記（１１）に記載
の半導体構造。 （１３）前記ドーズ量は、約５×１０13〜約５×１０14
原子／ｃｍ2 であることを特徴とする上記（１２）に記
載の構造。 （１４）前記イオンは、塩素であることを特徴とする上
記（１１）に記載の半導体構造。 （１５）前記基板は、シリコンまたはＳＯＩ基板である
ことを特徴とする上記（１１）に記載の半導体構造。
の事項を開示する。 （１）同一の半導体基板上に異なる厚さの酸化物を同時
に作製する方法において半導体基板の表面上に犠牲酸化
シリコン層を形成する工程と、前記犠牲酸化シリコン層
を経て、最大の厚さを有する酸化シリコンが形成される
前記半導体基板の領域内に、塩素イオン，臭素イオンお
よびそれらの混合物からなる群から選ばれたイオンを注
入して、前記半導体基板の酸化速度を増大させる工程と
前記犠牲酸化シリコン層を除去する工程と、前記半導体
基板の表面上に酸化シリコンの層を成長させる工程とを
含み、前記酸化シリコンの成長速度は、注入されたイオ
ンを含む領域においてより速く、前記領域の前記酸化シ
リコン層は、注入されたイオンを含まない領域の酸化シ
リコンの層と比較して、より厚くなる、ことを特徴とす
る方法。 （２）前記イオンは、塩素イオンであることを特徴とす
る上記（１）に記載の方法。 （３）前記イオンは、約１×１０13〜約１×１０15原子
／ｃｍ2 のドーズ量、約１〜約１５ｋｅＶのエネルギー
で注入されることを特徴とする上記（１）に記載の方
法。 （４）前記ドーズ量は、約５×１０13〜約５×１０14原
子／ｃｍ2 あることを特徴とする上記（３）に記載の方
法。 （５）前記エネルギーは、約２〜約１０ｋｅＶであるこ
とを特徴とする上記（４）に記載の方法。 （６）前記最大の厚さの酸化シリコン層の厚さは約５０
Å〜約１５０Åであり、他の厚さの酸化シリコン層の厚
さは約２５Å〜約７５Åであることを特徴とする上記
（１）に記載の方法。 （７）前記酸化シリコン層は、約８００℃〜約１１００
℃の高温度で熱酸化により成長されることを特徴とする
上記（１）に記載の方法。 （８）前記犠牲酸化シリコン層は、約２５〜約１２０Å
の厚さであることを特徴とする上記（１）に記載の方
法。 （９）ホウ素を注入したｐＦＥＴを与える工程をさらに
含むことを特徴とする上記（１）に記載の方法。 （１０）上記（１）に記載の方法で得られる半導体デバ
イス。 （１１）塩素，臭素，およびそれらの混合物からなる群
から選ばれたイオンが注入された領域を有する半導体基
板と、注入されたイオンを有する基板部分の上の酸化シ
リコン層は、非注入領域の上の酸化シリコンの厚さより
厚い、異なる厚さの酸化物層と、を備えることを特徴と
する半導体構造。 （１２）前記注入されたイオンは、約１×１０13〜約１
×１０15原子／ｃｍ2 のドーズ量、約１〜約５ｋｅＶの
エネルギーであることを特徴とする上記（１１）に記載
の半導体構造。 （１３）前記ドーズ量は、約５×１０13〜約５×１０14
原子／ｃｍ2 であることを特徴とする上記（１２）に記
載の構造。 （１４）前記イオンは、塩素であることを特徴とする上
記（１１）に記載の半導体構造。 （１５）前記基板は、シリコンまたはＳＯＩ基板である
ことを特徴とする上記（１１）に記載の半導体構造。
【図１】この発明の作製方法によるイオン注入工程の際
の半導体構造を示す図である。
の半導体構造を示す図である。
【図２】この発明の作製方法による犠牲層の除去工程に
おける半導体構造を示す図である。
おける半導体構造を示す図である。
【図３】半導体基板上にこの発明の作製方法による酸化
シリコン層を成長させる工程における半導体構造を示す
図である。
シリコン層を成長させる工程における半導体構造を示す
図である。
１ 半導体基板 ２ 分離領域 ３ 犠牲酸化シリコン層 ４，５ ゲート酸化物層
Claims (15)
- 【請求項１】同一の半導体基板上に異なる厚さの酸化物
を同時に作製する方法において半導体基板の表面上に犠
牲酸化シリコン層を形成する工程と、 前記犠牲酸化シリコン層を経て、最大の厚さを有する酸
化シリコンが形成される前記半導体基板の領域内に、塩
素イオン，臭素イオンおよびそれらの混合物からなる群
から選ばれたイオンを注入して、前記半導体基板の酸化
速度を増大させる工程と前記犠牲酸化シリコン層を除去
する工程と、 前記半導体基板の表面上に酸化シリコンの層を成長させ
る工程とを含み、前記酸化シリコンの成長速度は、注入
されたイオンを含む領域においてより速く、前記領域の
前記酸化シリコン層は、注入されたイオンを含まない領
域の酸化シリコンの層と比較して、より厚くなる、 ことを特徴とする方法。 - 【請求項２】前記イオンは、塩素イオンであることを特
徴とする請求項１記載の方法。 - 【請求項３】前記イオンは、約１×１０13〜約１×１０
15原子／ｃｍ2 のドーズ量、約１〜約１５ｋｅＶのエネ
ルギーで注入されることを特徴とする請求項１記載の方
法。 - 【請求項４】前記ドーズ量は、約５×１０13〜約５×１
０14原子／ｃｍ2 あることを特徴とする請求項３記載の
方法。 - 【請求項５】前記エネルギーは、約２〜約１０ｋｅＶで
あることを特徴とする請求項４記載の方法。 - 【請求項６】前記最大の厚さの酸化シリコン層の厚さは
約５０Å〜約１５０Åであり、他の厚さの酸化シリコン
層の厚さは約２５Å〜約７５Åであることを特徴とする
請求項１記載の方法。 - 【請求項７】前記酸化シリコン層は、約８００℃〜約１
１００℃の高温度で熱酸化により成長されることを特徴
とする請求項１記載の方法。 - 【請求項８】前記犠牲酸化シリコン層は、約２５〜約１
２０Åの厚さであることを特徴とする請求項１記載の方
法。 - 【請求項９】ホウ素を注入したｐＦＥＴを与える工程を
さらに含むことを特徴とする請求項１記載の方法。 - 【請求項１０】請求項１記載の方法で得られる半導体デ
バイス。 - 【請求項１１】塩素，臭素，およびそれらの混合物から
なる群から選ばれたイオンが注入された領域を有する半
導体基板と、 注入されたイオンを有する基板部分の上の酸化シリコン
層は、非注入領域の上の酸化シリコンの厚さより厚い、
異なる厚さの酸化物層と、 を備えることを特徴とする半導体構造。 - 【請求項１２】前記注入されたイオンは、約１×１０13
〜約１×１０15原子／ｃｍ2 のドーズ量、約１〜約５ｋ
ｅＶのエネルギーであることを特徴とする請求項１１記
載の半導体構造。 - 【請求項１３】前記ドーズ量は、約５×１０13〜約５×
１０14原子／ｃｍ2 であることを特徴とする請求項１２
記載の構造。 - 【請求項１４】前記イオンは、塩素であることを特徴と
する請求項１１記載の半導体構造。 - 【請求項１５】前記基板は、シリコンまたはＳＯＩ基板
であることを特徴とする請求項１１記載の半導体構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9073598A | 1998-06-04 | 1998-06-04 | |
| US09/090735 | 1998-06-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354648A true JPH11354648A (ja) | 1999-12-24 |
Family
ID=22224064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11132185A Pending JPH11354648A (ja) | 1998-06-04 | 1999-05-13 | 同一の半導体基板上に異なる厚さの酸化物を同時に作製する方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11354648A (ja) |
| KR (1) | KR20000005654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222151A (ja) * | 2005-02-08 | 2006-08-24 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2008166749A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを有する半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206774A (ja) * | 1990-11-30 | 1992-07-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH07297298A (ja) * | 1994-04-21 | 1995-11-10 | Lg Semicon Co Ltd | メモリ素子の製造方法 |
| JPH0955380A (ja) * | 1995-08-11 | 1997-02-25 | Ricoh Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
-
1999
- 1999-05-13 JP JP11132185A patent/JPH11354648A/ja active Pending
- 1999-05-14 KR KR1019990017253A patent/KR20000005654A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206774A (ja) * | 1990-11-30 | 1992-07-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
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| JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
Cited By (2)
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| JP2008166749A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000005654A (ko) | 2000-01-25 |
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