JPH0969576A - Ｃ−ｍｏｓの製造方法 - Google Patents
Ｃ−ｍｏｓの製造方法Info
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- JPH0969576A JPH0969576A JP7243949A JP24394995A JPH0969576A JP H0969576 A JPH0969576 A JP H0969576A JP 7243949 A JP7243949 A JP 7243949A JP 24394995 A JP24394995 A JP 24394995A JP H0969576 A JPH0969576 A JP H0969576A
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- Japan
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- well
- conductivity type
- mos
- oxide film
- ion implantation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 イオン注入工程で最適のドーズ量と加速エネ
ルギーを設定して一層向上した素子特性を有するＣ−Ｍ
ＯＳの製造方法を提供すること。 【解決手段】 本発明のＣ−ＭＯＳの製造方法は、基板
に第１導電型のウェルを形成し、端部が第１導電型のウ
ェルの端部と重なるように第２導電型のウェルを形成
し、前記重なった部分にフィールド酸化膜を形成し、第
１導電型のウェルと第２導電型のウェル上にゲート電極
をそれぞれ形成し、第２導電型のウェルに第２導電型の
不純物を、第１導電型のウェルに第１導電型の不純物を
注入する。
ルギーを設定して一層向上した素子特性を有するＣ−Ｍ
ＯＳの製造方法を提供すること。 【解決手段】 本発明のＣ−ＭＯＳの製造方法は、基板
に第１導電型のウェルを形成し、端部が第１導電型のウ
ェルの端部と重なるように第２導電型のウェルを形成
し、前記重なった部分にフィールド酸化膜を形成し、第
１導電型のウェルと第２導電型のウェル上にゲート電極
をそれぞれ形成し、第２導電型のウェルに第２導電型の
不純物を、第１導電型のウェルに第１導電型の不純物を
注入する。
Description
【０００１】
【発明の属する技術分野】本発明はＣ−ＭＯＳの製造方
法に係り、特にしきい値電圧の制御のためのイオン注入
と、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入及び素子と素子間の絶縁特性を改善
するフィールドチャンネルストップイオン注入等を同一
イオン注入工程で行うようにしたＣ−ＭＯＳの製造方法
に関する。
法に係り、特にしきい値電圧の制御のためのイオン注入
と、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入及び素子と素子間の絶縁特性を改善
するフィールドチャンネルストップイオン注入等を同一
イオン注入工程で行うようにしたＣ−ＭＯＳの製造方法
に関する。
【０００２】
【従来の技術】半導体Ｃ−ＭＯＳ素子の高集積化に伴っ
ていろいろな問題点が発生する。短チャンネルＭＯＳＦ
ＥＴにおけるソース／ドレイン間のパンチスルー、Ｃ−
ＭＯＳ回路でラッチアップ（Ｌａｔｃｈ Ｕｐ）現象の
発生。そして、素子と素子間のパンチスルーによる絶縁
特性の低下現象などが発生する。
ていろいろな問題点が発生する。短チャンネルＭＯＳＦ
ＥＴにおけるソース／ドレイン間のパンチスルー、Ｃ−
ＭＯＳ回路でラッチアップ（Ｌａｔｃｈ Ｕｐ）現象の
発生。そして、素子と素子間のパンチスルーによる絶縁
特性の低下現象などが発生する。
【０００３】従って、前記問題点を解決しなければ、Ｃ
−ＭＯＳ半導体素子の高集積化を確実に成し遂げること
ができない。これまで提示された方法の１つは、短チャ
ンネルＭＯＳＦＥＴのパンチスルー特性を改善するため
にゲート電極の形成前に半導体基板にパンチスルースト
ップイオン注入を施すことである。さらに、Ｃ−ＭＯＳ
回路のラッチアップの発生の問題を改善するために、高
エネルギーイオン注入によるレトロクレイドウェルドー
ピングを施すもの、そして、絶縁特性を向上させるため
にフィールド酸化膜の形成前に施すフィールドチャンネ
ルストップドーピング方法等がある。
−ＭＯＳ半導体素子の高集積化を確実に成し遂げること
ができない。これまで提示された方法の１つは、短チャ
ンネルＭＯＳＦＥＴのパンチスルー特性を改善するため
にゲート電極の形成前に半導体基板にパンチスルースト
ップイオン注入を施すことである。さらに、Ｃ−ＭＯＳ
回路のラッチアップの発生の問題を改善するために、高
エネルギーイオン注入によるレトロクレイドウェルドー
ピングを施すもの、そして、絶縁特性を向上させるため
にフィールド酸化膜の形成前に施すフィールドチャンネ
ルストップドーピング方法等がある。
【０００４】前記方法はＣ−ＭＯＳ集積回路を製造する
のに多くの問題が生じる。即ち、複雑な工程、多くのイ
オン注入工程、それによる工程費用の上昇、パンチスル
ードーピングによるＭＯＳＦＥＴのチャンネル領域の濃
度増加による特性低下、キャリア移動度の減少、及び接
合キャパシタンスの増加による速度低下、絶縁特性向上
のためのフィールド酸化膜の形成前に施すフィールドト
ランジスタチャンネルストップドーピングによるフィー
ルド領域から活性領域へのドーパント蚕食（Ｄｏｐａｎ
ｔ Ｅｎｃｒｏａｃｈｍｅｎｔ）による活性幅の減少、
トランジスタの駆動電流減少、トランジスタのしきい値
電圧の上昇などである。従って、半導体素子の高集積化
による工程費用の上昇及び素子特性の低下の問題を解決
するための多くの努力が求められている。
のに多くの問題が生じる。即ち、複雑な工程、多くのイ
オン注入工程、それによる工程費用の上昇、パンチスル
ードーピングによるＭＯＳＦＥＴのチャンネル領域の濃
度増加による特性低下、キャリア移動度の減少、及び接
合キャパシタンスの増加による速度低下、絶縁特性向上
のためのフィールド酸化膜の形成前に施すフィールドト
ランジスタチャンネルストップドーピングによるフィー
ルド領域から活性領域へのドーパント蚕食（Ｄｏｐａｎ
ｔ Ｅｎｃｒｏａｃｈｍｅｎｔ）による活性幅の減少、
トランジスタの駆動電流減少、トランジスタのしきい値
電圧の上昇などである。従って、半導体素子の高集積化
による工程費用の上昇及び素子特性の低下の問題を解決
するための多くの努力が求められている。
【０００５】以下、図面を参照して従来のＣ−ＭＯＳの
製造方法について説明する。図１は従来のＣ−ＭＯＳ工
程断面図である。図１（ａ）のように、基板１１′上に
第１の絶縁層ＳｉＯ2 １２′を形成する。第１の絶縁層
１２′上に第２の絶縁層１３′であるシリコン窒化膜Ｓ
ｉ3Ｎ4を形成する。図１（ｂ）のように、ｎウェルを形
成すべき部分の第２の絶縁層１３′であるシリコン窒化
膜Ｓｉ3Ｎ4を除去し、残り部分の第２の絶縁層１３′で
あるシリコン窒化膜Ｓｉ3Ｎ4上に第１のフォトレジスト
１４′を塗布する。この状態でＰ+ イオンを注入してｎ
ウェル１６′を形成する。図１の（ｃ）のように、第１
の絶縁層ＳｉＯ2 １２′を成長させてフィールド酸化膜
１５′を作り、ｎウェル１６′を成長させる。ｐウェル
１７′を形成するために第１の絶縁層１２′である酸化
シリコン膜にボロンＢ+イオンを上部から注入する。こ
の際、フィールド酸化膜１５′の厚い部分を除いて残り
部分にｐウェル１７′が形成される。図１（ｄ）のよう
にフィールド酸化膜の一部を除去して全体を第１の絶縁
層１２′の厚さとし、ウェル１６′，１７′上に第１の
絶縁層１２′を形成する。図２（ｅ）のように、ｐウェ
ル１７′の中間部分の上とｎウェル１６′の上に第２の
フォトレジスト１８′を塗布する。フィールドチャンネ
ルストップイオン注入を施すためにリンイオンｐ+ をｐ
ウェル１７′に注入してｎ+ 領域１９′を形成する。図
２（ｆ）のように、ｐウェル１７′の上とｎウェル１
６′の中間部分の上に第３のフォトレジスト２１′を塗
布し、フィールドチャンネルストップイオン注入を施す
ためにボロンＢ+ イオンを注入してｐ+ 領域２０′を形
成する。図２（ｇ）のように、ｎウェル１６′の上部に
第４のフォトレジスト２２′を塗布し、しきい値電圧調
節用のイオン注入のためにフッ化ボロンＢＦ2 をｐウェ
ル１７′に注入する。図２（ｈ）のように、ｎウェル１
６′の上部の第４のフォトレジスト２２′を除去し、ｐ
ウェル１７′の上部に第５のフォトレジスト２３′を塗
布し、ｎウェル１６′にしきい値電圧調節用のイオン注
入のためにフッ化ボロンＢＦ2 を注入する。図３（ｉ）
のように、第５のフォトレジスト２３′を除去すると、
ｎウェル１６′とｐウェル１７′のしきい値電圧調節用
イオン注入工程が終わる。図３（ｊ）のように、ｎウェ
ル１６′のゲートを設けるためにフィールド酸化膜１
５′と第１の絶縁層１２′上にｎ+ ポリシリコン２４′
層を形成し、そのｎ+ ポリシリコン２４′層上にゲート
酸化膜層２５′を形成する。ゲート酸化膜層２５′上の
一部、即ち一つのＭＯＳＦＥＴゲートを形成すべき部分
に第６のフォトレジスト２６′を選択的に塗布する。図
３の（ｋ）のように、その第６のフォトレジスト２６′
下のゲート酸化膜２５′とｎ+ ポリシリコン２４′を残
してエッチングする。そして、第６のフォトレジスト２
６′を除去すると、ｎウェルの中央上部にＭＯＳＦＥＴ
のゲートが形成される。図４（ｌ）のように、ＭＯＳＦ
ＥＴのゲートを設けるために、ｐウェル１７′の上部の
両フィールド酸化膜１５′上と第１酸化膜１２′上にｐ
+ ポリシリコン２７′を塗布し、ｐ+ ポリシリコン２
７′上にゲート酸化膜２８′を形成し、ｐウェル１７′
の中央上部に第７のフォトレジスト２９′を塗布する。
図４（ｍ）のように、その第７のフォトレジスト２９′
の下部を残してエッチングすることによりｐ+ ポリシリ
コン３０′とゲート酸化膜３１′を形成すると、ｎＭＯ
ＳＦＥＴのゲートになる。図４（ｎ）のように、Ｐ−Ｍ
ＯＳのソースとドレイン３２′，３３′を形成するため
に、ｐウェル１７′の上部は第８のフォトレジスト３
４′で塗布する。ｎウェル１６′の上部からボロンＢ+
イオンを注入すると、ｎウェル１６′のフィールド酸化
膜１５′とゲート２４′，２５′との間にｐ+ ソースと
ドレイン３２′，３３′が形成される。図５（ｏ）のよ
うに、ｎウェル１６′の上部に第９フォトレジスト３
７′を塗布する。ｐウェル１７′の上部にリンＰ+ イオ
ンを注入すると、ｐウェル１７′のフィールド酸化膜１
５′とゲート３０′，３１′との間にｎ+ ＭＯＳソース
とドレイン３５′，３６′が形成される。図１（ｐ）の
ように、第９のフォトレジスト３７′を除去すると、従
来のＣ−ＭＯＳが完成する。
製造方法について説明する。図１は従来のＣ−ＭＯＳ工
程断面図である。図１（ａ）のように、基板１１′上に
第１の絶縁層ＳｉＯ2 １２′を形成する。第１の絶縁層
１２′上に第２の絶縁層１３′であるシリコン窒化膜Ｓ
ｉ3Ｎ4を形成する。図１（ｂ）のように、ｎウェルを形
成すべき部分の第２の絶縁層１３′であるシリコン窒化
膜Ｓｉ3Ｎ4を除去し、残り部分の第２の絶縁層１３′で
あるシリコン窒化膜Ｓｉ3Ｎ4上に第１のフォトレジスト
１４′を塗布する。この状態でＰ+ イオンを注入してｎ
ウェル１６′を形成する。図１の（ｃ）のように、第１
の絶縁層ＳｉＯ2 １２′を成長させてフィールド酸化膜
１５′を作り、ｎウェル１６′を成長させる。ｐウェル
１７′を形成するために第１の絶縁層１２′である酸化
シリコン膜にボロンＢ+イオンを上部から注入する。こ
の際、フィールド酸化膜１５′の厚い部分を除いて残り
部分にｐウェル１７′が形成される。図１（ｄ）のよう
にフィールド酸化膜の一部を除去して全体を第１の絶縁
層１２′の厚さとし、ウェル１６′，１７′上に第１の
絶縁層１２′を形成する。図２（ｅ）のように、ｐウェ
ル１７′の中間部分の上とｎウェル１６′の上に第２の
フォトレジスト１８′を塗布する。フィールドチャンネ
ルストップイオン注入を施すためにリンイオンｐ+ をｐ
ウェル１７′に注入してｎ+ 領域１９′を形成する。図
２（ｆ）のように、ｐウェル１７′の上とｎウェル１
６′の中間部分の上に第３のフォトレジスト２１′を塗
布し、フィールドチャンネルストップイオン注入を施す
ためにボロンＢ+ イオンを注入してｐ+ 領域２０′を形
成する。図２（ｇ）のように、ｎウェル１６′の上部に
第４のフォトレジスト２２′を塗布し、しきい値電圧調
節用のイオン注入のためにフッ化ボロンＢＦ2 をｐウェ
ル１７′に注入する。図２（ｈ）のように、ｎウェル１
６′の上部の第４のフォトレジスト２２′を除去し、ｐ
ウェル１７′の上部に第５のフォトレジスト２３′を塗
布し、ｎウェル１６′にしきい値電圧調節用のイオン注
入のためにフッ化ボロンＢＦ2 を注入する。図３（ｉ）
のように、第５のフォトレジスト２３′を除去すると、
ｎウェル１６′とｐウェル１７′のしきい値電圧調節用
イオン注入工程が終わる。図３（ｊ）のように、ｎウェ
ル１６′のゲートを設けるためにフィールド酸化膜１
５′と第１の絶縁層１２′上にｎ+ ポリシリコン２４′
層を形成し、そのｎ+ ポリシリコン２４′層上にゲート
酸化膜層２５′を形成する。ゲート酸化膜層２５′上の
一部、即ち一つのＭＯＳＦＥＴゲートを形成すべき部分
に第６のフォトレジスト２６′を選択的に塗布する。図
３の（ｋ）のように、その第６のフォトレジスト２６′
下のゲート酸化膜２５′とｎ+ ポリシリコン２４′を残
してエッチングする。そして、第６のフォトレジスト２
６′を除去すると、ｎウェルの中央上部にＭＯＳＦＥＴ
のゲートが形成される。図４（ｌ）のように、ＭＯＳＦ
ＥＴのゲートを設けるために、ｐウェル１７′の上部の
両フィールド酸化膜１５′上と第１酸化膜１２′上にｐ
+ ポリシリコン２７′を塗布し、ｐ+ ポリシリコン２
７′上にゲート酸化膜２８′を形成し、ｐウェル１７′
の中央上部に第７のフォトレジスト２９′を塗布する。
図４（ｍ）のように、その第７のフォトレジスト２９′
の下部を残してエッチングすることによりｐ+ ポリシリ
コン３０′とゲート酸化膜３１′を形成すると、ｎＭＯ
ＳＦＥＴのゲートになる。図４（ｎ）のように、Ｐ−Ｍ
ＯＳのソースとドレイン３２′，３３′を形成するため
に、ｐウェル１７′の上部は第８のフォトレジスト３
４′で塗布する。ｎウェル１６′の上部からボロンＢ+
イオンを注入すると、ｎウェル１６′のフィールド酸化
膜１５′とゲート２４′，２５′との間にｐ+ ソースと
ドレイン３２′，３３′が形成される。図５（ｏ）のよ
うに、ｎウェル１６′の上部に第９フォトレジスト３
７′を塗布する。ｐウェル１７′の上部にリンＰ+ イオ
ンを注入すると、ｐウェル１７′のフィールド酸化膜１
５′とゲート３０′，３１′との間にｎ+ ＭＯＳソース
とドレイン３５′，３６′が形成される。図１（ｐ）の
ように、第９のフォトレジスト３７′を除去すると、従
来のＣ−ＭＯＳが完成する。
【０００６】図６は従来のＭＯＳＦＥＴにおけるパンチ
スルー現象を説明するためのものである。図６によれ
ば、ソース４０′とドレイン４１′との間に電圧を印加
した後次第に電圧を増加させると、ソース４０′／ドレ
イン４１′とウェル間の接合においてウェル側の空乏領
域４２′の広さが増加することになる。特に、ゲートか
ら基板へ及ぶ電圧効果の無いところ及び、電界の集中す
るソース／ドレイン接合のコーナーで空乏領域の増加が
最大になり、もしソース４０′とドレイン４１′の空乏
領域が互いに接すると、キャリアが空乏層を通してソー
スからドレインへ急激に移動する。ＭＯＳＦＥＴのパン
チスルー現象が動作電圧内で発生してＭＯＳＦＥＴが正
常動作をしなくなる。
スルー現象を説明するためのものである。図６によれ
ば、ソース４０′とドレイン４１′との間に電圧を印加
した後次第に電圧を増加させると、ソース４０′／ドレ
イン４１′とウェル間の接合においてウェル側の空乏領
域４２′の広さが増加することになる。特に、ゲートか
ら基板へ及ぶ電圧効果の無いところ及び、電界の集中す
るソース／ドレイン接合のコーナーで空乏領域の増加が
最大になり、もしソース４０′とドレイン４１′の空乏
領域が互いに接すると、キャリアが空乏層を通してソー
スからドレインへ急激に移動する。ＭＯＳＦＥＴのパン
チスルー現象が動作電圧内で発生してＭＯＳＦＥＴが正
常動作をしなくなる。
【０００７】従来の技術は、高集積化による素子のパン
チスルー現象を改善するためのウェル濃度の増大や、パ
ンチスルーストップイオン注入ドーピングによる所望し
ないＭＯＳＦＥＴチャンネル領域の濃度増加等により、
ＭＯＳＦＥＴの速度、移動度、接合キャパシタンスの特
性が低下する。ＭＯＳＦＥＴの活性領域と活性領域間の
フィールド酸化膜１５′の形成前にチャンネルストップ
ドーピングを施すと活性領域の面積が減少して、ＭＯＳ
ＦＥＴの電流駆動密度が減少する。従来技術は能動素子
のパンチスルーストップイオン注入、フィールドチャン
ネルストップイオン注入、ＭＯＳＦＥＴのしきい値電圧
イオン注入、ラッチアップの改善のためのレトロクレイ
ドイオン注入等の非常に複雑なイオン注入工程が必要で
あり、及びその回数により製品の原価が上昇する。
チスルー現象を改善するためのウェル濃度の増大や、パ
ンチスルーストップイオン注入ドーピングによる所望し
ないＭＯＳＦＥＴチャンネル領域の濃度増加等により、
ＭＯＳＦＥＴの速度、移動度、接合キャパシタンスの特
性が低下する。ＭＯＳＦＥＴの活性領域と活性領域間の
フィールド酸化膜１５′の形成前にチャンネルストップ
ドーピングを施すと活性領域の面積が減少して、ＭＯＳ
ＦＥＴの電流駆動密度が減少する。従来技術は能動素子
のパンチスルーストップイオン注入、フィールドチャン
ネルストップイオン注入、ＭＯＳＦＥＴのしきい値電圧
イオン注入、ラッチアップの改善のためのレトロクレイ
ドイオン注入等の非常に複雑なイオン注入工程が必要で
あり、及びその回数により製品の原価が上昇する。
【０００８】
【発明が解決しようとする課題】前記従来の技術は、半
導体素子の高集積化による素子の特性不良、即ちパンチ
スルー耐圧低下、素子のチャンネル濃度増加によるＭＯ
ＳＦＥＴの速度低下、ラッチアップ耐圧低下、フィール
ドチャンネルストップドーピングによるＭＯＳＦＥＴの
動作電流密度の減少、複雑な工程及び多くのイオン注入
工程等の問題点を有する。本発明はそれらの問題を解決
することを課題としている。
導体素子の高集積化による素子の特性不良、即ちパンチ
スルー耐圧低下、素子のチャンネル濃度増加によるＭＯ
ＳＦＥＴの速度低下、ラッチアップ耐圧低下、フィール
ドチャンネルストップドーピングによるＭＯＳＦＥＴの
動作電流密度の減少、複雑な工程及び多くのイオン注入
工程等の問題点を有する。本発明はそれらの問題を解決
することを課題としている。
【０００９】
【課題を解決するための手段】かかる問題点を解決する
ために、本発明は素子のしきい値電圧調節用のイオン注
入、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入、素子と素子間の絶縁特性を改善す
るフィールドチャンネルストップイオン注入を同時に施
す。イオン注入工程で最適のドーズ量と加速エネルギー
を設定してそれを可能とし、付加的に既存の多数のイオ
ン注入工程を導入した素子の特性よりも一層向上した素
子特性を有する。
ために、本発明は素子のしきい値電圧調節用のイオン注
入、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入、素子と素子間の絶縁特性を改善す
るフィールドチャンネルストップイオン注入を同時に施
す。イオン注入工程で最適のドーズ量と加速エネルギー
を設定してそれを可能とし、付加的に既存の多数のイオ
ン注入工程を導入した素子の特性よりも一層向上した素
子特性を有する。
【００１０】尚、本発明のＣ−ＭＯＳの製造方法は、基
板に第１導電型のウェルを形成するステップと、端部が
第１導電型のウェルの端部と重なるように第２導電型の
ウェルを基板に形成するステップと、前記重なったエッ
ジ部分にフィールド酸化膜を形成するステップと、第１
導電型のウェルと第２導電型のウェル上にゲート電極を
それぞれ形成するステップと、第１導電型のウェルをマ
スキングし、第２導電型のウェル上にチャンネルしきい
値電圧用、及びチャンネルストップ用第２導電型の不純
物を注入するステップと、そして第２導電型のウェルを
マスキングし、第１導電型のウェル上にチャンネルしき
い値電圧用、及びチャンネルストップ用第１導電型の不
純物を注入するステップとを含むことを特徴とする。
板に第１導電型のウェルを形成するステップと、端部が
第１導電型のウェルの端部と重なるように第２導電型の
ウェルを基板に形成するステップと、前記重なったエッ
ジ部分にフィールド酸化膜を形成するステップと、第１
導電型のウェルと第２導電型のウェル上にゲート電極を
それぞれ形成するステップと、第１導電型のウェルをマ
スキングし、第２導電型のウェル上にチャンネルしきい
値電圧用、及びチャンネルストップ用第２導電型の不純
物を注入するステップと、そして第２導電型のウェルを
マスキングし、第１導電型のウェル上にチャンネルしき
い値電圧用、及びチャンネルストップ用第１導電型の不
純物を注入するステップとを含むことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明のＣ−ＭＯＳの製造
方法を図面を参照して説明する。図７〜図９は本発明の
Ｃ−ＭＯＳの製造断面図である。図７（ａ）のように、
シリコン基板１１上にシリコン酸化膜１２を陽極酸化、
ＳｉＯ2 の真空蒸着、スパッタリング及びプラズマ工程
等によって１００Å厚に成長させる。尚、そのシリコン
酸化膜１２上にシリコン窒化膜Ｓｉ3Ｎ4１３をＬＰＣＶ
Ｄ方式で５００Å厚に塗布する。図７（ｂ）のように、
ｎウェルを形成すべき部分を除いた領域のシリコン窒化
膜１３上に第１のフォトレジスト１４を塗布し、ｎウェ
ルになるべき部分にｐ+ イオンを１２０ｋｅＶで１．０
×１０13ドーズ量にイオン注入する。図７（ｃ）のよう
に、第１のフォトレジスト１４を除去し、熱酸化方式に
より１０００℃とＨ2／Ｏ2で酸化させてフィールド酸化
膜１５を形成し、３時間にわたってドライブイン（Ｄｒ
ｉｖｅ−Ｉｎ）させてシリコン基板内にｎウェル１６を
形成する。その後、シリコン窒化膜１３を除去し、Ｂ+
イオンを５０ｋｅＶで５．０×１０12ドーズ量に注入す
る。図７（ｄ）のように、１０００℃の窒素Ｎ2 内で４
時間ｐウェル１７をドライブイン（Ｄｒｉｖｅ−Ｉｎ）
する。図７（ｅ）のように、シリコン酸化膜１２，１５
をフッ化水素ＨＦに浸漬して完全に除去する。その後、
再び素子の活性領域と非活性領域に絶縁工程を行うため
に熱酸化膜１２を１００Å厚に成長させる。その後、Ｌ
ＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）工程で
シリコン窒化膜１３をフィールド酸化膜１５になる部分
を除いて１４００Å厚に塗布する。次に、フォトリソグ
ラフィ方式でアクティブパターニングをする。図８
（ｆ）のように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）工程を行うために酸
化工程を１０００℃，Ｈ2／ Ｏ2 の雰囲気で行ってフィ
ールド領域の酸化膜１５を５０００Å厚に形成する。シ
リコン窒化膜１３をリン酸Ｈ3ＰＯ4に浸漬して除去し、
熱酸化膜１２をフッ化水素ＨＦに浸漬して除去する。図
８（ｇ）のように、ゲート絶縁体として酸化膜１２を１
００Å厚に成長させた後、ｎウェルの中心部分の酸化膜
１２上にゲート電極としてｐ+ 型ポリシリコン３０を形
成する。なお、ゲート絶縁体として酸化膜１２を１００
Å厚に成長させた後、ｐウェルの中心部分の酸化膜１２
上にゲート電極としてｎ+ 型ポリシリコン２４を形成す
る。この際、電極の厚さは２０００Åにする。ｐ+ ゲー
ト電極上に酸化シリコンＳｉＯ2 ３１を形成し、ｎ+ゲ
ート電極上に酸化シリコンＳｉＯ2 ２５を形成する。図
８（ｈ）のように、Ｐ−ＭＯＳの上部に第２のフォトレ
ジスト１８を塗布し、Ｎ−ＭＯＳ領域を露出させた後、
ボロン不純物（Ｂ+ Ｄｏｐａｎｔ）をエネルギー１５０
ｋｅＶで３．５×１０12ions/cm2にイオン注入する。こ
の際、素子のＶT とソース／ドレイン間のパンチスル
ー、フィールドのチャンネルストップ作用を考慮して最
適のイオン注入条件を設定する。図８（ｉ）のように、
Ｎ−ＭＯＳの上部に第３のフォトレジスト２１を塗布
し、Ｐ−ＭＯＳ領域を露出させた後、リン不純物（ｐ+
Ｄｏｐａｎｔ）をエネルギー１７０ｋｅＶで３．０×１
０12ions/cm2にイオン注入する。素子のしきい値電圧調
節用のイオン注入、素子のパンチスルー及びラッチアッ
プ特性を改善するためのイオン注入、素子と素子間の絶
縁特性を改善するフィールドチャンネルストップイオン
注入を同時に施す。その後図８（ｊ）のように、第３の
フォトレジストを完全に除去する。図９（ｋ）のよう
に、ｎウェルの上部に第４のフォトレジスト２２を塗布
し、リンイオンを注入してｎ- 領域３６を形成する。サ
イドスペーサ３７をゲート電極２４，２５の両側面に形
成した後、高密度のリンイオンを注入してｎ+ソース３
４とｎ+ドレイン３５を形成する。この構造はＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）方式であ
る。図９（ｌ）のように、ｎウェル１６の上部の第４の
フォトレジスト２２を除去し、ｐウェル１７の上側に第
５のフォトレジスト２３を塗布し、ボロンイオンを注入
してｐ- 領域３９を形成する。サイドスペーサ３８をゲ
ート電極３０，３１の両側面に形成した後、高密度のボ
ロンイオンを注入してｐ+ソース３２とｐ+ドレイン３３
を形成する。この構造はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）方式である。図９（ｍ）のよう
に、第５のフォトレジストを完全に除去すると、所望の
Ｃ−ＭＯＳ素子になる。
方法を図面を参照して説明する。図７〜図９は本発明の
Ｃ−ＭＯＳの製造断面図である。図７（ａ）のように、
シリコン基板１１上にシリコン酸化膜１２を陽極酸化、
ＳｉＯ2 の真空蒸着、スパッタリング及びプラズマ工程
等によって１００Å厚に成長させる。尚、そのシリコン
酸化膜１２上にシリコン窒化膜Ｓｉ3Ｎ4１３をＬＰＣＶ
Ｄ方式で５００Å厚に塗布する。図７（ｂ）のように、
ｎウェルを形成すべき部分を除いた領域のシリコン窒化
膜１３上に第１のフォトレジスト１４を塗布し、ｎウェ
ルになるべき部分にｐ+ イオンを１２０ｋｅＶで１．０
×１０13ドーズ量にイオン注入する。図７（ｃ）のよう
に、第１のフォトレジスト１４を除去し、熱酸化方式に
より１０００℃とＨ2／Ｏ2で酸化させてフィールド酸化
膜１５を形成し、３時間にわたってドライブイン（Ｄｒ
ｉｖｅ−Ｉｎ）させてシリコン基板内にｎウェル１６を
形成する。その後、シリコン窒化膜１３を除去し、Ｂ+
イオンを５０ｋｅＶで５．０×１０12ドーズ量に注入す
る。図７（ｄ）のように、１０００℃の窒素Ｎ2 内で４
時間ｐウェル１７をドライブイン（Ｄｒｉｖｅ−Ｉｎ）
する。図７（ｅ）のように、シリコン酸化膜１２，１５
をフッ化水素ＨＦに浸漬して完全に除去する。その後、
再び素子の活性領域と非活性領域に絶縁工程を行うため
に熱酸化膜１２を１００Å厚に成長させる。その後、Ｌ
ＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）工程で
シリコン窒化膜１３をフィールド酸化膜１５になる部分
を除いて１４００Å厚に塗布する。次に、フォトリソグ
ラフィ方式でアクティブパターニングをする。図８
（ｆ）のように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）工程を行うために酸
化工程を１０００℃，Ｈ2／ Ｏ2 の雰囲気で行ってフィ
ールド領域の酸化膜１５を５０００Å厚に形成する。シ
リコン窒化膜１３をリン酸Ｈ3ＰＯ4に浸漬して除去し、
熱酸化膜１２をフッ化水素ＨＦに浸漬して除去する。図
８（ｇ）のように、ゲート絶縁体として酸化膜１２を１
００Å厚に成長させた後、ｎウェルの中心部分の酸化膜
１２上にゲート電極としてｐ+ 型ポリシリコン３０を形
成する。なお、ゲート絶縁体として酸化膜１２を１００
Å厚に成長させた後、ｐウェルの中心部分の酸化膜１２
上にゲート電極としてｎ+ 型ポリシリコン２４を形成す
る。この際、電極の厚さは２０００Åにする。ｐ+ ゲー
ト電極上に酸化シリコンＳｉＯ2 ３１を形成し、ｎ+ゲ
ート電極上に酸化シリコンＳｉＯ2 ２５を形成する。図
８（ｈ）のように、Ｐ−ＭＯＳの上部に第２のフォトレ
ジスト１８を塗布し、Ｎ−ＭＯＳ領域を露出させた後、
ボロン不純物（Ｂ+ Ｄｏｐａｎｔ）をエネルギー１５０
ｋｅＶで３．５×１０12ions/cm2にイオン注入する。こ
の際、素子のＶT とソース／ドレイン間のパンチスル
ー、フィールドのチャンネルストップ作用を考慮して最
適のイオン注入条件を設定する。図８（ｉ）のように、
Ｎ−ＭＯＳの上部に第３のフォトレジスト２１を塗布
し、Ｐ−ＭＯＳ領域を露出させた後、リン不純物（ｐ+
Ｄｏｐａｎｔ）をエネルギー１７０ｋｅＶで３．０×１
０12ions/cm2にイオン注入する。素子のしきい値電圧調
節用のイオン注入、素子のパンチスルー及びラッチアッ
プ特性を改善するためのイオン注入、素子と素子間の絶
縁特性を改善するフィールドチャンネルストップイオン
注入を同時に施す。その後図８（ｊ）のように、第３の
フォトレジストを完全に除去する。図９（ｋ）のよう
に、ｎウェルの上部に第４のフォトレジスト２２を塗布
し、リンイオンを注入してｎ- 領域３６を形成する。サ
イドスペーサ３７をゲート電極２４，２５の両側面に形
成した後、高密度のリンイオンを注入してｎ+ソース３
４とｎ+ドレイン３５を形成する。この構造はＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）方式であ
る。図９（ｌ）のように、ｎウェル１６の上部の第４の
フォトレジスト２２を除去し、ｐウェル１７の上側に第
５のフォトレジスト２３を塗布し、ボロンイオンを注入
してｐ- 領域３９を形成する。サイドスペーサ３８をゲ
ート電極３０，３１の両側面に形成した後、高密度のボ
ロンイオンを注入してｐ+ソース３２とｐ+ドレイン３３
を形成する。この構造はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）方式である。図９（ｍ）のよう
に、第５のフォトレジストを完全に除去すると、所望の
Ｃ−ＭＯＳ素子になる。
【００１２】図１０は本発明のＣ−ＭＯＳ素子の断面図
である。図１１（ａ）乃至（ｃ）は本発明のＣ−ＭＯＳ
素子の主要断面のドーピングプロファイルである。図１
１（ａ）のように、高いドーピングによりパンチスルー
を防止することができる。図１１（ｂ）のように、表面
の高いドーピングによりしきい値電圧を制御することが
できる。図１１（ｃ）のように、フィールドトランジス
タチャンネルストップを容易にすることができる。ｎチ
ャンネルＭＯＳＦＥＴ領域、即ち、ｐウェル領域も類似
な不純物側面プロフィールを有し、不純物のタイプだけ
がリンからボロンに変わる。
である。図１１（ａ）乃至（ｃ）は本発明のＣ−ＭＯＳ
素子の主要断面のドーピングプロファイルである。図１
１（ａ）のように、高いドーピングによりパンチスルー
を防止することができる。図１１（ｂ）のように、表面
の高いドーピングによりしきい値電圧を制御することが
できる。図１１（ｃ）のように、フィールドトランジス
タチャンネルストップを容易にすることができる。ｎチ
ャンネルＭＯＳＦＥＴ領域、即ち、ｐウェル領域も類似
な不純物側面プロフィールを有し、不純物のタイプだけ
がリンからボロンに変わる。
【００１３】
【発明の効果】本発明により、動作素子のしきい値電
圧、パンチスルーストップイオン注入、フィールドチャ
ンネルストップイオン注入を単一工程で行ってイオン注
入工程を大幅減少することができる。ウェル濃度を増大
させることなく、活性素子のパンチスルーストップを全
面に形成せずソースとドレイン領域にのみ施すことによ
り、Ｃ−ＭＯＳのチャンネル領域が高濃度になって生じ
る特性低下、即ち速度低下、移動度の減少、接合キャパ
シタンスの増加等の問題を解決することができる。ｐ+
ポリシリコンゲートの表面チャンネルＰ−ＭＯＳの場
合、ゲートからボロンがゲート酸化膜を通過してチャン
ネルに自動ドーピングされてＣ−ＭＯＳのしきい値電圧
を変化させる問題点を、ゲート電極の形成後ゲート電極
を通してリンをイオン注入してしきい値電圧を制御する
ことにより解決することができる。従来のウェルに高エ
ネルギーレトロクレイドドーピングをすることにより、
Ｃ−ＭＯＳのラッチアップ特性を改善することができ
る。さらに、ウェル全体の濃度を高めず、所定の部分の
み選択的にドーピングして素子の特性を改善できるの
で、ウェル濃度の増加によるボディー効果の問題を解決
することができる。
圧、パンチスルーストップイオン注入、フィールドチャ
ンネルストップイオン注入を単一工程で行ってイオン注
入工程を大幅減少することができる。ウェル濃度を増大
させることなく、活性素子のパンチスルーストップを全
面に形成せずソースとドレイン領域にのみ施すことによ
り、Ｃ−ＭＯＳのチャンネル領域が高濃度になって生じ
る特性低下、即ち速度低下、移動度の減少、接合キャパ
シタンスの増加等の問題を解決することができる。ｐ+
ポリシリコンゲートの表面チャンネルＰ−ＭＯＳの場
合、ゲートからボロンがゲート酸化膜を通過してチャン
ネルに自動ドーピングされてＣ−ＭＯＳのしきい値電圧
を変化させる問題点を、ゲート電極の形成後ゲート電極
を通してリンをイオン注入してしきい値電圧を制御する
ことにより解決することができる。従来のウェルに高エ
ネルギーレトロクレイドドーピングをすることにより、
Ｃ−ＭＯＳのラッチアップ特性を改善することができ
る。さらに、ウェル全体の濃度を高めず、所定の部分の
み選択的にドーピングして素子の特性を改善できるの
で、ウェル濃度の増加によるボディー効果の問題を解決
することができる。
【図１】 従来のＣ−ＭＯＳ工程断面図である。
【図２】 従来のＣ−ＭＯＳ工程断面図である。
【図３】 従来のＣ−ＭＯＳ工程断面図である。
【図４】 従来のＣ−ＭＯＳ工程断面図である。
【図５】 従来のＣ−ＭＯＳ工程断面図である。
【図６】 ＭＯＳＦＥＴのパンチスルー現象の断面図で
ある。
ある。
【図７】 本発明のＣ−ＭＯＳの工程断面図である。
【図８】 本発明のＣ−ＭＯＳの工程断面図である。
【図９】 本発明のＣ−ＭＯＳの工程断面図である。
【図１０】 本発明のＣ−ＭＯＳ素子の断面図である。
【図１１】 本発明のＣ−ＭＯＳ素子の主要断面のドー
ピングプロファイルである。
ピングプロファイルである。
１１…基板、１２…初期酸化膜、１３…第２の絶縁層、
１４…第１のフォトレジスト、１５…フィールド酸化
膜、１６…ｎウェル、１７…ｐウェル、１８…第２のフ
ォトレジスト、１９…ｎ+領域、２０…ｐ+領域、２１…
第３のフォトレジスト、２２…第４のフォトレジスト、
２３…第５のフォトレジスト、２４…ｎ+ポリシリコ
ン、２５ゲート酸化膜、２６…第６のフォトレジスト、
２７…ｐ+ ポリシリコン、２８…ポリシリコン、２９…
第７のフォトレジスト、３０…ソース、３１…ドレイ
ン、３２…ｐ+ソース、３３…ｐ+ドレイン、３４…ｎ+
ソース、３５…ｎ+ドレイン、３６…ｎ-領域、３７…ｎ
+ ゲートサイドスペーサ、３８…ｐ+ゲートサイドスペ
ーサ、３９…ｐ-領域、４０…ｐ領域、４１…ｎ領域。
１４…第１のフォトレジスト、１５…フィールド酸化
膜、１６…ｎウェル、１７…ｐウェル、１８…第２のフ
ォトレジスト、１９…ｎ+領域、２０…ｐ+領域、２１…
第３のフォトレジスト、２２…第４のフォトレジスト、
２３…第５のフォトレジスト、２４…ｎ+ポリシリコ
ン、２５ゲート酸化膜、２６…第６のフォトレジスト、
２７…ｐ+ ポリシリコン、２８…ポリシリコン、２９…
第７のフォトレジスト、３０…ソース、３１…ドレイ
ン、３２…ｐ+ソース、３３…ｐ+ドレイン、３４…ｎ+
ソース、３５…ｎ+ドレイン、３６…ｎ-領域、３７…ｎ
+ ゲートサイドスペーサ、３８…ｐ+ゲートサイドスペ
ーサ、３９…ｐ-領域、４０…ｐ領域、４１…ｎ領域。
Claims (1)
- 【請求項１】 基板に第１導電型のウェルを形成するス
テップと、 端部が前記第１導電型のウェルの端部と重なるように第
２導電型のウェルを形成するステップと、 前記重なった部分にフィールド酸化膜を形成するステッ
プと、 第１導電型のウェルと第２導電型のウェル上にゲート電
極をそれぞれ形成するステップと、 第１導電型のウェルをマスキングし、第２導電型のウェ
ルにチャンネルしきい値電圧制御用、及びチャンネルス
トップ用第２導電型の不純物を注入するステップと、 第２導電型のウェルをマスキングし、第１導電型のウェ
ルにチャンネルしきい値電圧制御用、及びチャンネルス
トップ用第１導電型の不純物を注入するステップと、を
含むことを特徴とするＣ−ＭＯＳの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/520,440 US5866458A (en) | 1995-08-29 | 1995-08-29 | Method for fabricating a CMOS |
| JP7243949A JPH0969576A (ja) | 1995-08-29 | 1995-08-30 | Ｃ−ｍｏｓの製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/520,440 US5866458A (en) | 1995-08-29 | 1995-08-29 | Method for fabricating a CMOS |
| JP7243949A JPH0969576A (ja) | 1995-08-29 | 1995-08-30 | Ｃ−ｍｏｓの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969576A true JPH0969576A (ja) | 1997-03-11 |
Family
ID=26536503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7243949A Pending JPH0969576A (ja) | 1995-08-29 | 1995-08-30 | Ｃ−ｍｏｓの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5866458A (ja) |
| JP (1) | JPH0969576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450566B1 (ko) * | 2001-12-24 | 2004-09-30 | 동부전자 주식회사 | 씨모오스형 트랜지스터 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985706A (en) * | 1997-05-08 | 1999-11-16 | Advanced Micro Devices, Inc. | Polishing method for thin gates dielectric in semiconductor process |
| US6297096B1 (en) * | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6245649B1 (en) * | 1999-02-17 | 2001-06-12 | Advanced Micro Devices, Inc. | Method for forming a retrograde impurity profile |
| US6251744B1 (en) | 1999-07-19 | 2001-06-26 | Taiwan Semiconductor Manufacturing Company | Implant method to improve characteristics of high voltage isolation and high voltage breakdown |
| US7105899B2 (en) * | 2002-01-17 | 2006-09-12 | Micron Technology, Inc. | Transistor structure having reduced transistor leakage attributes |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| US5208473A (en) * | 1989-11-29 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Lightly doped MISFET with reduced latchup and punchthrough |
-
1995
- 1995-08-29 US US08/520,440 patent/US5866458A/en not_active Expired - Fee Related
- 1995-08-30 JP JP7243949A patent/JPH0969576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450566B1 (ko) * | 2001-12-24 | 2004-09-30 | 동부전자 주식회사 | 씨모오스형 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5866458A (en) | 1999-02-02 |
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