JPH0969576A - C−mosの製造方法 - Google Patents
C−mosの製造方法Info
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- JPH0969576A JPH0969576A JP7243949A JP24394995A JPH0969576A JP H0969576 A JPH0969576 A JP H0969576A JP 7243949 A JP7243949 A JP 7243949A JP 24394995 A JP24394995 A JP 24394995A JP H0969576 A JPH0969576 A JP H0969576A
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- JP
- Japan
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- well
- conductivity type
- mos
- oxide film
- ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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Abstract
(57)【要約】
【課題】 イオン注入工程で最適のドーズ量と加速エネ
ルギーを設定して一層向上した素子特性を有するC−M
OSの製造方法を提供すること。 【解決手段】 本発明のC−MOSの製造方法は、基板
に第1導電型のウェルを形成し、端部が第1導電型のウ
ェルの端部と重なるように第2導電型のウェルを形成
し、前記重なった部分にフィールド酸化膜を形成し、第
1導電型のウェルと第2導電型のウェル上にゲート電極
をそれぞれ形成し、第2導電型のウェルに第2導電型の
不純物を、第1導電型のウェルに第1導電型の不純物を
注入する。
ルギーを設定して一層向上した素子特性を有するC−M
OSの製造方法を提供すること。 【解決手段】 本発明のC−MOSの製造方法は、基板
に第1導電型のウェルを形成し、端部が第1導電型のウ
ェルの端部と重なるように第2導電型のウェルを形成
し、前記重なった部分にフィールド酸化膜を形成し、第
1導電型のウェルと第2導電型のウェル上にゲート電極
をそれぞれ形成し、第2導電型のウェルに第2導電型の
不純物を、第1導電型のウェルに第1導電型の不純物を
注入する。
Description
【0001】
【発明の属する技術分野】本発明はC−MOSの製造方
法に係り、特にしきい値電圧の制御のためのイオン注入
と、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入及び素子と素子間の絶縁特性を改善
するフィールドチャンネルストップイオン注入等を同一
イオン注入工程で行うようにしたC−MOSの製造方法
に関する。
法に係り、特にしきい値電圧の制御のためのイオン注入
と、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入及び素子と素子間の絶縁特性を改善
するフィールドチャンネルストップイオン注入等を同一
イオン注入工程で行うようにしたC−MOSの製造方法
に関する。
【0002】
【従来の技術】半導体C−MOS素子の高集積化に伴っ
ていろいろな問題点が発生する。短チャンネルMOSF
ETにおけるソース/ドレイン間のパンチスルー、C−
MOS回路でラッチアップ(Latch Up)現象の
発生。そして、素子と素子間のパンチスルーによる絶縁
特性の低下現象などが発生する。
ていろいろな問題点が発生する。短チャンネルMOSF
ETにおけるソース/ドレイン間のパンチスルー、C−
MOS回路でラッチアップ(Latch Up)現象の
発生。そして、素子と素子間のパンチスルーによる絶縁
特性の低下現象などが発生する。
【0003】従って、前記問題点を解決しなければ、C
−MOS半導体素子の高集積化を確実に成し遂げること
ができない。これまで提示された方法の1つは、短チャ
ンネルMOSFETのパンチスルー特性を改善するため
にゲート電極の形成前に半導体基板にパンチスルースト
ップイオン注入を施すことである。さらに、C−MOS
回路のラッチアップの発生の問題を改善するために、高
エネルギーイオン注入によるレトロクレイドウェルドー
ピングを施すもの、そして、絶縁特性を向上させるため
にフィールド酸化膜の形成前に施すフィールドチャンネ
ルストップドーピング方法等がある。
−MOS半導体素子の高集積化を確実に成し遂げること
ができない。これまで提示された方法の1つは、短チャ
ンネルMOSFETのパンチスルー特性を改善するため
にゲート電極の形成前に半導体基板にパンチスルースト
ップイオン注入を施すことである。さらに、C−MOS
回路のラッチアップの発生の問題を改善するために、高
エネルギーイオン注入によるレトロクレイドウェルドー
ピングを施すもの、そして、絶縁特性を向上させるため
にフィールド酸化膜の形成前に施すフィールドチャンネ
ルストップドーピング方法等がある。
【0004】前記方法はC−MOS集積回路を製造する
のに多くの問題が生じる。即ち、複雑な工程、多くのイ
オン注入工程、それによる工程費用の上昇、パンチスル
ードーピングによるMOSFETのチャンネル領域の濃
度増加による特性低下、キャリア移動度の減少、及び接
合キャパシタンスの増加による速度低下、絶縁特性向上
のためのフィールド酸化膜の形成前に施すフィールドト
ランジスタチャンネルストップドーピングによるフィー
ルド領域から活性領域へのドーパント蚕食(Dopan
t Encroachment)による活性幅の減少、
トランジスタの駆動電流減少、トランジスタのしきい値
電圧の上昇などである。従って、半導体素子の高集積化
による工程費用の上昇及び素子特性の低下の問題を解決
するための多くの努力が求められている。
のに多くの問題が生じる。即ち、複雑な工程、多くのイ
オン注入工程、それによる工程費用の上昇、パンチスル
ードーピングによるMOSFETのチャンネル領域の濃
度増加による特性低下、キャリア移動度の減少、及び接
合キャパシタンスの増加による速度低下、絶縁特性向上
のためのフィールド酸化膜の形成前に施すフィールドト
ランジスタチャンネルストップドーピングによるフィー
ルド領域から活性領域へのドーパント蚕食(Dopan
t Encroachment)による活性幅の減少、
トランジスタの駆動電流減少、トランジスタのしきい値
電圧の上昇などである。従って、半導体素子の高集積化
による工程費用の上昇及び素子特性の低下の問題を解決
するための多くの努力が求められている。
【0005】以下、図面を参照して従来のC−MOSの
製造方法について説明する。図1は従来のC−MOS工
程断面図である。図1(a)のように、基板11′上に
第1の絶縁層SiO2 12′を形成する。第1の絶縁層
12′上に第2の絶縁層13′であるシリコン窒化膜S
i3N4を形成する。図1(b)のように、nウェルを形
成すべき部分の第2の絶縁層13′であるシリコン窒化
膜Si3N4を除去し、残り部分の第2の絶縁層13′で
あるシリコン窒化膜Si3N4上に第1のフォトレジスト
14′を塗布する。この状態でP+ イオンを注入してn
ウェル16′を形成する。図1の(c)のように、第1
の絶縁層SiO2 12′を成長させてフィールド酸化膜
15′を作り、nウェル16′を成長させる。pウェル
17′を形成するために第1の絶縁層12′である酸化
シリコン膜にボロンB+イオンを上部から注入する。こ
の際、フィールド酸化膜15′の厚い部分を除いて残り
部分にpウェル17′が形成される。図1(d)のよう
にフィールド酸化膜の一部を除去して全体を第1の絶縁
層12′の厚さとし、ウェル16′,17′上に第1の
絶縁層12′を形成する。図2(e)のように、pウェ
ル17′の中間部分の上とnウェル16′の上に第2の
フォトレジスト18′を塗布する。フィールドチャンネ
ルストップイオン注入を施すためにリンイオンp+ をp
ウェル17′に注入してn+ 領域19′を形成する。図
2(f)のように、pウェル17′の上とnウェル1
6′の中間部分の上に第3のフォトレジスト21′を塗
布し、フィールドチャンネルストップイオン注入を施す
ためにボロンB+ イオンを注入してp+ 領域20′を形
成する。図2(g)のように、nウェル16′の上部に
第4のフォトレジスト22′を塗布し、しきい値電圧調
節用のイオン注入のためにフッ化ボロンBF2 をpウェ
ル17′に注入する。図2(h)のように、nウェル1
6′の上部の第4のフォトレジスト22′を除去し、p
ウェル17′の上部に第5のフォトレジスト23′を塗
布し、nウェル16′にしきい値電圧調節用のイオン注
入のためにフッ化ボロンBF2 を注入する。図3(i)
のように、第5のフォトレジスト23′を除去すると、
nウェル16′とpウェル17′のしきい値電圧調節用
イオン注入工程が終わる。図3(j)のように、nウェ
ル16′のゲートを設けるためにフィールド酸化膜1
5′と第1の絶縁層12′上にn+ ポリシリコン24′
層を形成し、そのn+ ポリシリコン24′層上にゲート
酸化膜層25′を形成する。ゲート酸化膜層25′上の
一部、即ち一つのMOSFETゲートを形成すべき部分
に第6のフォトレジスト26′を選択的に塗布する。図
3の(k)のように、その第6のフォトレジスト26′
下のゲート酸化膜25′とn+ ポリシリコン24′を残
してエッチングする。そして、第6のフォトレジスト2
6′を除去すると、nウェルの中央上部にMOSFET
のゲートが形成される。図4(l)のように、MOSF
ETのゲートを設けるために、pウェル17′の上部の
両フィールド酸化膜15′上と第1酸化膜12′上にp
+ ポリシリコン27′を塗布し、p+ ポリシリコン2
7′上にゲート酸化膜28′を形成し、pウェル17′
の中央上部に第7のフォトレジスト29′を塗布する。
図4(m)のように、その第7のフォトレジスト29′
の下部を残してエッチングすることによりp+ ポリシリ
コン30′とゲート酸化膜31′を形成すると、nMO
SFETのゲートになる。図4(n)のように、P−M
OSのソースとドレイン32′,33′を形成するため
に、pウェル17′の上部は第8のフォトレジスト3
4′で塗布する。nウェル16′の上部からボロンB+
イオンを注入すると、nウェル16′のフィールド酸化
膜15′とゲート24′,25′との間にp+ ソースと
ドレイン32′,33′が形成される。図5(o)のよ
うに、nウェル16′の上部に第9フォトレジスト3
7′を塗布する。pウェル17′の上部にリンP+ イオ
ンを注入すると、pウェル17′のフィールド酸化膜1
5′とゲート30′,31′との間にn+ MOSソース
とドレイン35′,36′が形成される。図1(p)の
ように、第9のフォトレジスト37′を除去すると、従
来のC−MOSが完成する。
製造方法について説明する。図1は従来のC−MOS工
程断面図である。図1(a)のように、基板11′上に
第1の絶縁層SiO2 12′を形成する。第1の絶縁層
12′上に第2の絶縁層13′であるシリコン窒化膜S
i3N4を形成する。図1(b)のように、nウェルを形
成すべき部分の第2の絶縁層13′であるシリコン窒化
膜Si3N4を除去し、残り部分の第2の絶縁層13′で
あるシリコン窒化膜Si3N4上に第1のフォトレジスト
14′を塗布する。この状態でP+ イオンを注入してn
ウェル16′を形成する。図1の(c)のように、第1
の絶縁層SiO2 12′を成長させてフィールド酸化膜
15′を作り、nウェル16′を成長させる。pウェル
17′を形成するために第1の絶縁層12′である酸化
シリコン膜にボロンB+イオンを上部から注入する。こ
の際、フィールド酸化膜15′の厚い部分を除いて残り
部分にpウェル17′が形成される。図1(d)のよう
にフィールド酸化膜の一部を除去して全体を第1の絶縁
層12′の厚さとし、ウェル16′,17′上に第1の
絶縁層12′を形成する。図2(e)のように、pウェ
ル17′の中間部分の上とnウェル16′の上に第2の
フォトレジスト18′を塗布する。フィールドチャンネ
ルストップイオン注入を施すためにリンイオンp+ をp
ウェル17′に注入してn+ 領域19′を形成する。図
2(f)のように、pウェル17′の上とnウェル1
6′の中間部分の上に第3のフォトレジスト21′を塗
布し、フィールドチャンネルストップイオン注入を施す
ためにボロンB+ イオンを注入してp+ 領域20′を形
成する。図2(g)のように、nウェル16′の上部に
第4のフォトレジスト22′を塗布し、しきい値電圧調
節用のイオン注入のためにフッ化ボロンBF2 をpウェ
ル17′に注入する。図2(h)のように、nウェル1
6′の上部の第4のフォトレジスト22′を除去し、p
ウェル17′の上部に第5のフォトレジスト23′を塗
布し、nウェル16′にしきい値電圧調節用のイオン注
入のためにフッ化ボロンBF2 を注入する。図3(i)
のように、第5のフォトレジスト23′を除去すると、
nウェル16′とpウェル17′のしきい値電圧調節用
イオン注入工程が終わる。図3(j)のように、nウェ
ル16′のゲートを設けるためにフィールド酸化膜1
5′と第1の絶縁層12′上にn+ ポリシリコン24′
層を形成し、そのn+ ポリシリコン24′層上にゲート
酸化膜層25′を形成する。ゲート酸化膜層25′上の
一部、即ち一つのMOSFETゲートを形成すべき部分
に第6のフォトレジスト26′を選択的に塗布する。図
3の(k)のように、その第6のフォトレジスト26′
下のゲート酸化膜25′とn+ ポリシリコン24′を残
してエッチングする。そして、第6のフォトレジスト2
6′を除去すると、nウェルの中央上部にMOSFET
のゲートが形成される。図4(l)のように、MOSF
ETのゲートを設けるために、pウェル17′の上部の
両フィールド酸化膜15′上と第1酸化膜12′上にp
+ ポリシリコン27′を塗布し、p+ ポリシリコン2
7′上にゲート酸化膜28′を形成し、pウェル17′
の中央上部に第7のフォトレジスト29′を塗布する。
図4(m)のように、その第7のフォトレジスト29′
の下部を残してエッチングすることによりp+ ポリシリ
コン30′とゲート酸化膜31′を形成すると、nMO
SFETのゲートになる。図4(n)のように、P−M
OSのソースとドレイン32′,33′を形成するため
に、pウェル17′の上部は第8のフォトレジスト3
4′で塗布する。nウェル16′の上部からボロンB+
イオンを注入すると、nウェル16′のフィールド酸化
膜15′とゲート24′,25′との間にp+ ソースと
ドレイン32′,33′が形成される。図5(o)のよ
うに、nウェル16′の上部に第9フォトレジスト3
7′を塗布する。pウェル17′の上部にリンP+ イオ
ンを注入すると、pウェル17′のフィールド酸化膜1
5′とゲート30′,31′との間にn+ MOSソース
とドレイン35′,36′が形成される。図1(p)の
ように、第9のフォトレジスト37′を除去すると、従
来のC−MOSが完成する。
【0006】図6は従来のMOSFETにおけるパンチ
スルー現象を説明するためのものである。図6によれ
ば、ソース40′とドレイン41′との間に電圧を印加
した後次第に電圧を増加させると、ソース40′/ドレ
イン41′とウェル間の接合においてウェル側の空乏領
域42′の広さが増加することになる。特に、ゲートか
ら基板へ及ぶ電圧効果の無いところ及び、電界の集中す
るソース/ドレイン接合のコーナーで空乏領域の増加が
最大になり、もしソース40′とドレイン41′の空乏
領域が互いに接すると、キャリアが空乏層を通してソー
スからドレインへ急激に移動する。MOSFETのパン
チスルー現象が動作電圧内で発生してMOSFETが正
常動作をしなくなる。
スルー現象を説明するためのものである。図6によれ
ば、ソース40′とドレイン41′との間に電圧を印加
した後次第に電圧を増加させると、ソース40′/ドレ
イン41′とウェル間の接合においてウェル側の空乏領
域42′の広さが増加することになる。特に、ゲートか
ら基板へ及ぶ電圧効果の無いところ及び、電界の集中す
るソース/ドレイン接合のコーナーで空乏領域の増加が
最大になり、もしソース40′とドレイン41′の空乏
領域が互いに接すると、キャリアが空乏層を通してソー
スからドレインへ急激に移動する。MOSFETのパン
チスルー現象が動作電圧内で発生してMOSFETが正
常動作をしなくなる。
【0007】従来の技術は、高集積化による素子のパン
チスルー現象を改善するためのウェル濃度の増大や、パ
ンチスルーストップイオン注入ドーピングによる所望し
ないMOSFETチャンネル領域の濃度増加等により、
MOSFETの速度、移動度、接合キャパシタンスの特
性が低下する。MOSFETの活性領域と活性領域間の
フィールド酸化膜15′の形成前にチャンネルストップ
ドーピングを施すと活性領域の面積が減少して、MOS
FETの電流駆動密度が減少する。従来技術は能動素子
のパンチスルーストップイオン注入、フィールドチャン
ネルストップイオン注入、MOSFETのしきい値電圧
イオン注入、ラッチアップの改善のためのレトロクレイ
ドイオン注入等の非常に複雑なイオン注入工程が必要で
あり、及びその回数により製品の原価が上昇する。
チスルー現象を改善するためのウェル濃度の増大や、パ
ンチスルーストップイオン注入ドーピングによる所望し
ないMOSFETチャンネル領域の濃度増加等により、
MOSFETの速度、移動度、接合キャパシタンスの特
性が低下する。MOSFETの活性領域と活性領域間の
フィールド酸化膜15′の形成前にチャンネルストップ
ドーピングを施すと活性領域の面積が減少して、MOS
FETの電流駆動密度が減少する。従来技術は能動素子
のパンチスルーストップイオン注入、フィールドチャン
ネルストップイオン注入、MOSFETのしきい値電圧
イオン注入、ラッチアップの改善のためのレトロクレイ
ドイオン注入等の非常に複雑なイオン注入工程が必要で
あり、及びその回数により製品の原価が上昇する。
【0008】
【発明が解決しようとする課題】前記従来の技術は、半
導体素子の高集積化による素子の特性不良、即ちパンチ
スルー耐圧低下、素子のチャンネル濃度増加によるMO
SFETの速度低下、ラッチアップ耐圧低下、フィール
ドチャンネルストップドーピングによるMOSFETの
動作電流密度の減少、複雑な工程及び多くのイオン注入
工程等の問題点を有する。本発明はそれらの問題を解決
することを課題としている。
導体素子の高集積化による素子の特性不良、即ちパンチ
スルー耐圧低下、素子のチャンネル濃度増加によるMO
SFETの速度低下、ラッチアップ耐圧低下、フィール
ドチャンネルストップドーピングによるMOSFETの
動作電流密度の減少、複雑な工程及び多くのイオン注入
工程等の問題点を有する。本発明はそれらの問題を解決
することを課題としている。
【0009】
【課題を解決するための手段】かかる問題点を解決する
ために、本発明は素子のしきい値電圧調節用のイオン注
入、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入、素子と素子間の絶縁特性を改善す
るフィールドチャンネルストップイオン注入を同時に施
す。イオン注入工程で最適のドーズ量と加速エネルギー
を設定してそれを可能とし、付加的に既存の多数のイオ
ン注入工程を導入した素子の特性よりも一層向上した素
子特性を有する。
ために、本発明は素子のしきい値電圧調節用のイオン注
入、素子のパンチスルー及びラッチアップ特性を改善す
るためのイオン注入、素子と素子間の絶縁特性を改善す
るフィールドチャンネルストップイオン注入を同時に施
す。イオン注入工程で最適のドーズ量と加速エネルギー
を設定してそれを可能とし、付加的に既存の多数のイオ
ン注入工程を導入した素子の特性よりも一層向上した素
子特性を有する。
【0010】尚、本発明のC−MOSの製造方法は、基
板に第1導電型のウェルを形成するステップと、端部が
第1導電型のウェルの端部と重なるように第2導電型の
ウェルを基板に形成するステップと、前記重なったエッ
ジ部分にフィールド酸化膜を形成するステップと、第1
導電型のウェルと第2導電型のウェル上にゲート電極を
それぞれ形成するステップと、第1導電型のウェルをマ
スキングし、第2導電型のウェル上にチャンネルしきい
値電圧用、及びチャンネルストップ用第2導電型の不純
物を注入するステップと、そして第2導電型のウェルを
マスキングし、第1導電型のウェル上にチャンネルしき
い値電圧用、及びチャンネルストップ用第1導電型の不
純物を注入するステップとを含むことを特徴とする。
板に第1導電型のウェルを形成するステップと、端部が
第1導電型のウェルの端部と重なるように第2導電型の
ウェルを基板に形成するステップと、前記重なったエッ
ジ部分にフィールド酸化膜を形成するステップと、第1
導電型のウェルと第2導電型のウェル上にゲート電極を
それぞれ形成するステップと、第1導電型のウェルをマ
スキングし、第2導電型のウェル上にチャンネルしきい
値電圧用、及びチャンネルストップ用第2導電型の不純
物を注入するステップと、そして第2導電型のウェルを
マスキングし、第1導電型のウェル上にチャンネルしき
い値電圧用、及びチャンネルストップ用第1導電型の不
純物を注入するステップとを含むことを特徴とする。
【0011】
【発明の実施の形態】以下、本発明のC−MOSの製造
方法を図面を参照して説明する。図7〜図9は本発明の
C−MOSの製造断面図である。図7(a)のように、
シリコン基板11上にシリコン酸化膜12を陽極酸化、
SiO2 の真空蒸着、スパッタリング及びプラズマ工程
等によって100Å厚に成長させる。尚、そのシリコン
酸化膜12上にシリコン窒化膜Si3N413をLPCV
D方式で500Å厚に塗布する。図7(b)のように、
nウェルを形成すべき部分を除いた領域のシリコン窒化
膜13上に第1のフォトレジスト14を塗布し、nウェ
ルになるべき部分にp+ イオンを120keVで1.0
×1013ドーズ量にイオン注入する。図7(c)のよう
に、第1のフォトレジスト14を除去し、熱酸化方式に
より1000℃とH2/O2で酸化させてフィールド酸化
膜15を形成し、3時間にわたってドライブイン(Dr
ive−In)させてシリコン基板内にnウェル16を
形成する。その後、シリコン窒化膜13を除去し、B+
イオンを50keVで5.0×1012ドーズ量に注入す
る。図7(d)のように、1000℃の窒素N2 内で4
時間pウェル17をドライブイン(Drive−In)
する。図7(e)のように、シリコン酸化膜12,15
をフッ化水素HFに浸漬して完全に除去する。その後、
再び素子の活性領域と非活性領域に絶縁工程を行うため
に熱酸化膜12を100Å厚に成長させる。その後、L
PCVD(Low Pressure CVD)工程で
シリコン窒化膜13をフィールド酸化膜15になる部分
を除いて1400Å厚に塗布する。次に、フォトリソグ
ラフィ方式でアクティブパターニングをする。図8
(f)のように、LOCOS(Local Oxida
tion Of Silicon)工程を行うために酸
化工程を1000℃,H2/ O2 の雰囲気で行ってフィ
ールド領域の酸化膜15を5000Å厚に形成する。シ
リコン窒化膜13をリン酸H3PO4に浸漬して除去し、
熱酸化膜12をフッ化水素HFに浸漬して除去する。図
8(g)のように、ゲート絶縁体として酸化膜12を1
00Å厚に成長させた後、nウェルの中心部分の酸化膜
12上にゲート電極としてp+ 型ポリシリコン30を形
成する。なお、ゲート絶縁体として酸化膜12を100
Å厚に成長させた後、pウェルの中心部分の酸化膜12
上にゲート電極としてn+ 型ポリシリコン24を形成す
る。この際、電極の厚さは2000Åにする。p+ ゲー
ト電極上に酸化シリコンSiO2 31を形成し、n+ゲ
ート電極上に酸化シリコンSiO2 25を形成する。図
8(h)のように、P−MOSの上部に第2のフォトレ
ジスト18を塗布し、N−MOS領域を露出させた後、
ボロン不純物(B+ Dopant)をエネルギー150
keVで3.5×1012ions/cm2にイオン注入する。こ
の際、素子のVT とソース/ドレイン間のパンチスル
ー、フィールドのチャンネルストップ作用を考慮して最
適のイオン注入条件を設定する。図8(i)のように、
N−MOSの上部に第3のフォトレジスト21を塗布
し、P−MOS領域を露出させた後、リン不純物(p+
Dopant)をエネルギー170keVで3.0×1
012ions/cm2にイオン注入する。素子のしきい値電圧調
節用のイオン注入、素子のパンチスルー及びラッチアッ
プ特性を改善するためのイオン注入、素子と素子間の絶
縁特性を改善するフィールドチャンネルストップイオン
注入を同時に施す。その後図8(j)のように、第3の
フォトレジストを完全に除去する。図9(k)のよう
に、nウェルの上部に第4のフォトレジスト22を塗布
し、リンイオンを注入してn- 領域36を形成する。サ
イドスペーサ37をゲート電極24,25の両側面に形
成した後、高密度のリンイオンを注入してn+ソース3
4とn+ドレイン35を形成する。この構造はLDD
(Lightly Doped Drain)方式であ
る。図9(l)のように、nウェル16の上部の第4の
フォトレジスト22を除去し、pウェル17の上側に第
5のフォトレジスト23を塗布し、ボロンイオンを注入
してp- 領域39を形成する。サイドスペーサ38をゲ
ート電極30,31の両側面に形成した後、高密度のボ
ロンイオンを注入してp+ソース32とp+ドレイン33
を形成する。この構造はLDD(Lightly Do
ped Drain)方式である。図9(m)のよう
に、第5のフォトレジストを完全に除去すると、所望の
C−MOS素子になる。
方法を図面を参照して説明する。図7〜図9は本発明の
C−MOSの製造断面図である。図7(a)のように、
シリコン基板11上にシリコン酸化膜12を陽極酸化、
SiO2 の真空蒸着、スパッタリング及びプラズマ工程
等によって100Å厚に成長させる。尚、そのシリコン
酸化膜12上にシリコン窒化膜Si3N413をLPCV
D方式で500Å厚に塗布する。図7(b)のように、
nウェルを形成すべき部分を除いた領域のシリコン窒化
膜13上に第1のフォトレジスト14を塗布し、nウェ
ルになるべき部分にp+ イオンを120keVで1.0
×1013ドーズ量にイオン注入する。図7(c)のよう
に、第1のフォトレジスト14を除去し、熱酸化方式に
より1000℃とH2/O2で酸化させてフィールド酸化
膜15を形成し、3時間にわたってドライブイン(Dr
ive−In)させてシリコン基板内にnウェル16を
形成する。その後、シリコン窒化膜13を除去し、B+
イオンを50keVで5.0×1012ドーズ量に注入す
る。図7(d)のように、1000℃の窒素N2 内で4
時間pウェル17をドライブイン(Drive−In)
する。図7(e)のように、シリコン酸化膜12,15
をフッ化水素HFに浸漬して完全に除去する。その後、
再び素子の活性領域と非活性領域に絶縁工程を行うため
に熱酸化膜12を100Å厚に成長させる。その後、L
PCVD(Low Pressure CVD)工程で
シリコン窒化膜13をフィールド酸化膜15になる部分
を除いて1400Å厚に塗布する。次に、フォトリソグ
ラフィ方式でアクティブパターニングをする。図8
(f)のように、LOCOS(Local Oxida
tion Of Silicon)工程を行うために酸
化工程を1000℃,H2/ O2 の雰囲気で行ってフィ
ールド領域の酸化膜15を5000Å厚に形成する。シ
リコン窒化膜13をリン酸H3PO4に浸漬して除去し、
熱酸化膜12をフッ化水素HFに浸漬して除去する。図
8(g)のように、ゲート絶縁体として酸化膜12を1
00Å厚に成長させた後、nウェルの中心部分の酸化膜
12上にゲート電極としてp+ 型ポリシリコン30を形
成する。なお、ゲート絶縁体として酸化膜12を100
Å厚に成長させた後、pウェルの中心部分の酸化膜12
上にゲート電極としてn+ 型ポリシリコン24を形成す
る。この際、電極の厚さは2000Åにする。p+ ゲー
ト電極上に酸化シリコンSiO2 31を形成し、n+ゲ
ート電極上に酸化シリコンSiO2 25を形成する。図
8(h)のように、P−MOSの上部に第2のフォトレ
ジスト18を塗布し、N−MOS領域を露出させた後、
ボロン不純物(B+ Dopant)をエネルギー150
keVで3.5×1012ions/cm2にイオン注入する。こ
の際、素子のVT とソース/ドレイン間のパンチスル
ー、フィールドのチャンネルストップ作用を考慮して最
適のイオン注入条件を設定する。図8(i)のように、
N−MOSの上部に第3のフォトレジスト21を塗布
し、P−MOS領域を露出させた後、リン不純物(p+
Dopant)をエネルギー170keVで3.0×1
012ions/cm2にイオン注入する。素子のしきい値電圧調
節用のイオン注入、素子のパンチスルー及びラッチアッ
プ特性を改善するためのイオン注入、素子と素子間の絶
縁特性を改善するフィールドチャンネルストップイオン
注入を同時に施す。その後図8(j)のように、第3の
フォトレジストを完全に除去する。図9(k)のよう
に、nウェルの上部に第4のフォトレジスト22を塗布
し、リンイオンを注入してn- 領域36を形成する。サ
イドスペーサ37をゲート電極24,25の両側面に形
成した後、高密度のリンイオンを注入してn+ソース3
4とn+ドレイン35を形成する。この構造はLDD
(Lightly Doped Drain)方式であ
る。図9(l)のように、nウェル16の上部の第4の
フォトレジスト22を除去し、pウェル17の上側に第
5のフォトレジスト23を塗布し、ボロンイオンを注入
してp- 領域39を形成する。サイドスペーサ38をゲ
ート電極30,31の両側面に形成した後、高密度のボ
ロンイオンを注入してp+ソース32とp+ドレイン33
を形成する。この構造はLDD(Lightly Do
ped Drain)方式である。図9(m)のよう
に、第5のフォトレジストを完全に除去すると、所望の
C−MOS素子になる。
【0012】図10は本発明のC−MOS素子の断面図
である。図11(a)乃至(c)は本発明のC−MOS
素子の主要断面のドーピングプロファイルである。図1
1(a)のように、高いドーピングによりパンチスルー
を防止することができる。図11(b)のように、表面
の高いドーピングによりしきい値電圧を制御することが
できる。図11(c)のように、フィールドトランジス
タチャンネルストップを容易にすることができる。nチ
ャンネルMOSFET領域、即ち、pウェル領域も類似
な不純物側面プロフィールを有し、不純物のタイプだけ
がリンからボロンに変わる。
である。図11(a)乃至(c)は本発明のC−MOS
素子の主要断面のドーピングプロファイルである。図1
1(a)のように、高いドーピングによりパンチスルー
を防止することができる。図11(b)のように、表面
の高いドーピングによりしきい値電圧を制御することが
できる。図11(c)のように、フィールドトランジス
タチャンネルストップを容易にすることができる。nチ
ャンネルMOSFET領域、即ち、pウェル領域も類似
な不純物側面プロフィールを有し、不純物のタイプだけ
がリンからボロンに変わる。
【0013】
【発明の効果】本発明により、動作素子のしきい値電
圧、パンチスルーストップイオン注入、フィールドチャ
ンネルストップイオン注入を単一工程で行ってイオン注
入工程を大幅減少することができる。ウェル濃度を増大
させることなく、活性素子のパンチスルーストップを全
面に形成せずソースとドレイン領域にのみ施すことによ
り、C−MOSのチャンネル領域が高濃度になって生じ
る特性低下、即ち速度低下、移動度の減少、接合キャパ
シタンスの増加等の問題を解決することができる。p+
ポリシリコンゲートの表面チャンネルP−MOSの場
合、ゲートからボロンがゲート酸化膜を通過してチャン
ネルに自動ドーピングされてC−MOSのしきい値電圧
を変化させる問題点を、ゲート電極の形成後ゲート電極
を通してリンをイオン注入してしきい値電圧を制御する
ことにより解決することができる。従来のウェルに高エ
ネルギーレトロクレイドドーピングをすることにより、
C−MOSのラッチアップ特性を改善することができ
る。さらに、ウェル全体の濃度を高めず、所定の部分の
み選択的にドーピングして素子の特性を改善できるの
で、ウェル濃度の増加によるボディー効果の問題を解決
することができる。
圧、パンチスルーストップイオン注入、フィールドチャ
ンネルストップイオン注入を単一工程で行ってイオン注
入工程を大幅減少することができる。ウェル濃度を増大
させることなく、活性素子のパンチスルーストップを全
面に形成せずソースとドレイン領域にのみ施すことによ
り、C−MOSのチャンネル領域が高濃度になって生じ
る特性低下、即ち速度低下、移動度の減少、接合キャパ
シタンスの増加等の問題を解決することができる。p+
ポリシリコンゲートの表面チャンネルP−MOSの場
合、ゲートからボロンがゲート酸化膜を通過してチャン
ネルに自動ドーピングされてC−MOSのしきい値電圧
を変化させる問題点を、ゲート電極の形成後ゲート電極
を通してリンをイオン注入してしきい値電圧を制御する
ことにより解決することができる。従来のウェルに高エ
ネルギーレトロクレイドドーピングをすることにより、
C−MOSのラッチアップ特性を改善することができ
る。さらに、ウェル全体の濃度を高めず、所定の部分の
み選択的にドーピングして素子の特性を改善できるの
で、ウェル濃度の増加によるボディー効果の問題を解決
することができる。
【図1】 従来のC−MOS工程断面図である。
【図2】 従来のC−MOS工程断面図である。
【図3】 従来のC−MOS工程断面図である。
【図4】 従来のC−MOS工程断面図である。
【図5】 従来のC−MOS工程断面図である。
【図6】 MOSFETのパンチスルー現象の断面図で
ある。
ある。
【図7】 本発明のC−MOSの工程断面図である。
【図8】 本発明のC−MOSの工程断面図である。
【図9】 本発明のC−MOSの工程断面図である。
【図10】 本発明のC−MOS素子の断面図である。
【図11】 本発明のC−MOS素子の主要断面のドー
ピングプロファイルである。
ピングプロファイルである。
11…基板、12…初期酸化膜、13…第2の絶縁層、
14…第1のフォトレジスト、15…フィールド酸化
膜、16…nウェル、17…pウェル、18…第2のフ
ォトレジスト、19…n+領域、20…p+領域、21…
第3のフォトレジスト、22…第4のフォトレジスト、
23…第5のフォトレジスト、24…n+ポリシリコ
ン、25ゲート酸化膜、26…第6のフォトレジスト、
27…p+ ポリシリコン、28…ポリシリコン、29…
第7のフォトレジスト、30…ソース、31…ドレイ
ン、32…p+ソース、33…p+ドレイン、34…n+
ソース、35…n+ドレイン、36…n-領域、37…n
+ ゲートサイドスペーサ、38…p+ゲートサイドスペ
ーサ、39…p-領域、40…p領域、41…n領域。
14…第1のフォトレジスト、15…フィールド酸化
膜、16…nウェル、17…pウェル、18…第2のフ
ォトレジスト、19…n+領域、20…p+領域、21…
第3のフォトレジスト、22…第4のフォトレジスト、
23…第5のフォトレジスト、24…n+ポリシリコ
ン、25ゲート酸化膜、26…第6のフォトレジスト、
27…p+ ポリシリコン、28…ポリシリコン、29…
第7のフォトレジスト、30…ソース、31…ドレイ
ン、32…p+ソース、33…p+ドレイン、34…n+
ソース、35…n+ドレイン、36…n-領域、37…n
+ ゲートサイドスペーサ、38…p+ゲートサイドスペ
ーサ、39…p-領域、40…p領域、41…n領域。
Claims (1)
- 【請求項1】 基板に第1導電型のウェルを形成するス
テップと、 端部が前記第1導電型のウェルの端部と重なるように第
2導電型のウェルを形成するステップと、 前記重なった部分にフィールド酸化膜を形成するステッ
プと、 第1導電型のウェルと第2導電型のウェル上にゲート電
極をそれぞれ形成するステップと、 第1導電型のウェルをマスキングし、第2導電型のウェ
ルにチャンネルしきい値電圧制御用、及びチャンネルス
トップ用第2導電型の不純物を注入するステップと、 第2導電型のウェルをマスキングし、第1導電型のウェ
ルにチャンネルしきい値電圧制御用、及びチャンネルス
トップ用第1導電型の不純物を注入するステップと、を
含むことを特徴とするC−MOSの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/520,440 US5866458A (en) | 1995-08-29 | 1995-08-29 | Method for fabricating a CMOS |
JP7243949A JPH0969576A (ja) | 1995-08-29 | 1995-08-30 | C−mosの製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/520,440 US5866458A (en) | 1995-08-29 | 1995-08-29 | Method for fabricating a CMOS |
JP7243949A JPH0969576A (ja) | 1995-08-29 | 1995-08-30 | C−mosの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0969576A true JPH0969576A (ja) | 1997-03-11 |
Family
ID=26536503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7243949A Pending JPH0969576A (ja) | 1995-08-29 | 1995-08-30 | C−mosの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5866458A (ja) |
JP (1) | JPH0969576A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450566B1 (ko) * | 2001-12-24 | 2004-09-30 | 동부전자 주식회사 | 씨모오스형 트랜지스터 제조 방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5985706A (en) * | 1997-05-08 | 1999-11-16 | Advanced Micro Devices, Inc. | Polishing method for thin gates dielectric in semiconductor process |
US6297096B1 (en) * | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6245649B1 (en) * | 1999-02-17 | 2001-06-12 | Advanced Micro Devices, Inc. | Method for forming a retrograde impurity profile |
US6251744B1 (en) | 1999-07-19 | 2001-06-26 | Taiwan Semiconductor Manufacturing Company | Implant method to improve characteristics of high voltage isolation and high voltage breakdown |
US7105899B2 (en) * | 2002-01-17 | 2006-09-12 | Micron Technology, Inc. | Transistor structure having reduced transistor leakage attributes |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
US5208473A (en) * | 1989-11-29 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Lightly doped MISFET with reduced latchup and punchthrough |
-
1995
- 1995-08-29 US US08/520,440 patent/US5866458A/en not_active Expired - Fee Related
- 1995-08-30 JP JP7243949A patent/JPH0969576A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450566B1 (ko) * | 2001-12-24 | 2004-09-30 | 동부전자 주식회사 | 씨모오스형 트랜지스터 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US5866458A (en) | 1999-02-02 |
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