KR100714311B1 - 실리콘 표면의 세정용액 및 이를 사용하는 반도체 소자의제조방법들 - Google Patents

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Abstract

실리콘 표면의 세정용액 및 이를 사용하는 반도체 소자의 제조방법들이 제공된다. 상기 세정 용액은 0.01 내지 1 중량비의 불산(HF), 20 내지 50 중량비의 산화제, 및 50 내지 80중량비의 물(H2O)을 포함한다. 이에 더하여, 상기 세정 용액은 1 내지 20 중량비의 초산(CH3COOH)을 더 포함한다. 상기 세정 용액은 반도체 소자의 제조 공정 중에 노출된 실리콘 표면을 세정하기 위하여 사용되며, 텅스텐막, 실리콘 산화막과 같은 다른 물질막의 손실을 최소화 하면서 실리콘 표면을 선택적으로 식각할 수 있다.
불산, 물, 세정, 실리콘, 텅스텐

Description

실리콘 표면의 세정용액 및 이를 사용하는 반도체 소자의 제조방법들{Cleaning solution for a silicon surface and methods of fabricating a semiconductor device using the same}
도 1 내지 도 3은 본 발명의 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 4 및 도 5는 본 발명의 다른 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 6 내지 도 8은 본 발명의 또 다른 실시예들에 의한 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 9는 불산, 질산 및 물로 이루어진 세정용액의 물 함량에 따른 폴리실리콘막 및 열산화막의 식각특성을 나타낸 그래프이다.
도 10은 불산, 질산 및 물로 이루어진 세정용액의 불산 함량에 따른 폴리실리콘막의 식각특성을 나타낸 그래프이다.
도 11은 불산, 질산 및 물로 이루어진 세정용액에 있어서, 초산 첨가량에 따른 폴리실리콘막의 식각특성을 나타낸 그래프이다.
본 발명은 세정용액 및 이를 사용하는 반도체 소자의 제조방법들에 관한 것으로, 특히, 실리콘 표면의 세정을 위한 세정용액 및 이를 사용하는 반도체 소자의 제조방법들에 관한 것이다.
반도체 소자의 제조 공정은 실리콘 기판 내에 웰 및 소스/드레인과 같은 불순물 확산층을 형성하기 위한 이온 주입 공정, 실리콘 기판 상에 도전성 또는 절연성 박막들을 증착하거나 성장시키고 이들을 패터닝하여 다양한 형태의 구조물들을 형성하는 공정, 및 적층된 도전성 구조물들을 서로 전기적으로 연결하여 회로를 구성하기 위한 콘택 형성 공정들을 포함한다. 각각의 공정들에서 노출된 실리콘 표면의 상태는 후속 공정에 의하여 형성되는 박막의 품질에 큰 영향을 미친다. 상기 노출된 실리콘 표면은 오염물질들에 의한 오염 또는 공정 중에 받은 손상에 의하여 열화될 수 있다. 즉, 상기 노출된 실리콘 표면은 이전의 공정 단계들에서, 또는 공정들 사이에 상기 실리콘 기판을 조작하는(handle) 과정에서 자연산화막, 유기물 , 금속 불순물 및 파티클과 같은 다양한 오염물질들에 의하여 오염될 수 있다. 또한 상기 박막들을 패터닝하기 위한 건식 식각 공정이나, 웰 또는 소스/드레인 형성을 위한 이온 주입 공정 중에 상기 노출된 실리콘 표면이 손상될 수 있다.
따라서, 각각의 공정 전에 상기 노출된 실리콘 표면으로 부터 오염원을 제거하고, 실리콘 표면의 손상된 부분을 제거하기 위한 세정 공정이 일반적으로 수행되 고 있다. 이러한 세정 공정은 실리콘 표면의 상태에 민감한 영향을 받는 공정들, 예를 들어, 에피택셜(epitaxial) 공정, 샐리사이드(salicide) 공정 및 자기정렬 콘택(self aligned contact;SAC) 공정 전에 충분히 수행되어야 할 필요가 있다. 특히, 상기 노출된 실리콘 표면의 손상된 부분은 에피택셜층이나 금속 실리사이드층에 격자 결함을 유발하고 표면 거칠기(surface roughness)를 증가시킬 뿐만 아니라, 콘택의 경우 누설이나 접촉 저항 증가의 원인으로 작용하기 때문에 각 공정 전에 충분히 제거되어야 할 필요가 있다.
종래, 실리콘 표면의 세정 공정에 있어서, 과산화수소(H2O2), 수산화암모늄 (NH4OH) 및 탈이온수(De-ionized water;DI water)의 혼합용액인 SC1(standard clean 1)이나 희석 불산 수용액이 용도에 따라 사용되어 왔다. 그러나, 상기 SC1 및 상기 희석 불산 수용액을 사용하는 경우, 실리콘의 실리콘 산화막에 대한 낮은 식각 선택비(etch selectivity)로 인하여 장시간 사용되기 어려우며, 이로 인하여 충분한 세정효과를 기대하기 힘들어 진다. 이에 더하여, 반도체 소자의 집적도가 향상됨에 따라 게이트 전극으로서 텅스텐과 같은 금속이 사용되는 경우에는, 세정 공정 중에 금속 게이트 전극이 부식되어 반도체 소자의 전기적 특성이 악화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 제조 공정 중에 노출된 실리콘 표면의 손상된 부분을 선택적으로 제거하기 위한 세정용액을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 텅스텐과 같은 금속 게이트 전극의 식각 및/또는 부식을 최소화 할 수 있는 실리콘 표면의 세정용액을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 세정용액을 사용하는 반도체 소자의 제조방법들을 제공하는 데 있다.
상기 기술적 과제들을 이루기 위하여 본 발명의 일태양은 노출된 실리콘 표면을 세정하기 위하여 최적화된 조성을 갖는 세정용액을 제공한다. 상기 세정 용액은 0.01 내지 1 중량비의 불산(HF), 20 내지 50 중량비의 산화제, 및 50 내지 80중량비의 물(H2O)을 포함한다. 이에 더하여, 상기 세정 용액은 1 내지 20 중량비의 초산(CH3COOH)을 더 포함한다. 상기 산화제는 질산(HNO3) 또는 인산(H3PO4)일 수 있다.
본 발명의 다른 태양은 상기 세정용액을 사용하는 반도체 소자의 제조방법들을 제공한다. 본 발명의 일실시예에 의하면, 상기 반도체 소자의 제조방법은 노출된 실리콘 표면을 갖는 기판을 준비하는 것을 구비한다. 0.01 내지 1 중량비의 불산, 20 내지 50 중량비의 산화제, 1 내지 20 중량비의 초산 및 50 내지 80중량비의 물을 포함하는 세정용액을 사용하여 상기 노출된 실리콘 표면을 세정한다.
다른 실시예들에 있어서, 상기 산화제는 질산 또는 인산일 수 있다.
삭제
또 다른 실시예들에 있어서, 상기 노출된 실리콘 표면을 세정하는 것은 20℃내지 50℃의 온도에서 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 노출된 실리콘 표면은 단결정 실리콘 표면 또는 폴리실리콘 표면일 수 있다.
또 다른 실시예들에 있어서, 상기 노출된 실리콘 표면을 세정한 후에, 상기 노출된 실리콘 표면 상에 금속 실리사이드막 또는 에피택셜층을 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 기판을 준비하는 것은, 상기 기판 상에 상기 기판의 실리콘 표면을 선택적으로 노출시키는 게이트 패턴을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 게이트 패턴은 폴리실리콘막 패턴으로 형성될 수 있다. 이와는 달리, 상기 게이트 패턴은 차례로 적층된 폴리실리콘막 패턴 및 텅스텐막 패턴의 적층막으로 형성될 수 있다. 또한, 상기 게이트 패턴은 상기 게이트 패턴은 차례로 적층된 폴리실리콘막 패턴, 텅스텐 질화막 패턴, 텅스텐막 패턴 및 캐핑막 패턴의 적층막으로 형성될 수 있다.
본 발명의 다른 실시예에 의하면, 반도체 소자의 제조방법은 실리콘 표면을 갖는 기판 상에 절연막을 형성하는 것을 구비한다. 상기 절연막을 관통하는 개구부를 형성한다. 0.01 내지 1 중량비의 불산, 20 내지 50 중량비의 산화제, 1 내지 20 중량비의 초산 및 50 내지 80중량비의 물을 포함하는 세정용액을 사용하여 상기 개구부에 의하여 노출된 실리콘 표면을 세정한다.
몇몇 실시예들에 있어서, 상기 절연막을 형성하기 전에, 상기 기판 상에 게이트 패턴을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 개구부는 상기 게이트 패턴과 인접한 부분의 상기 기판의 실리콘 표면을 노출시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1을 참조하면, 기판(100)이 준비된다. 상기 기판(100)은 단결정 실리콘 기판이거나, SOI(Silicon On Insulator) 기판 일 수 있다. 상기 기판(100) 내에 활성영역(102a)을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 얕은 트렌치 분리(shallow trench isolation;STI) 공정에 의하여 HDP(hihg density plasma) 산화막과 같은 실리콘 산화막으로 형성될 수 있다. 상기 활성영역(102a) 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 열산화막으로 형성될 수 있다.
이후, 상기 게이트 절연막을 갖는 기판(100) 상에 게이트 도전막(gate conductive layer) 및 캐핑막(capping layer)을 차례로 형성할 수 있다. 상기 게이트 도전막은 폴리실리콘막, 텅스텐 질화막 및 텅스텐막을 차례로 증착하여 형성될 수 있다. 또한, 상기 캐핑막은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 상기 게이트 도전막 및 상기 캐핑막을 차례로 패터닝하여 상기 활성영역(102a)을 가로지르는 게이트 패턴(111)을 형성한다. 결과적으로, 상기 게이트 패턴(111)은 차례로 적층된 게이트 전극(110) 및 캐핑막 패턴(109)을 포함할 수 있다. 또한, 상기 게이트 전극(110)은 차례로 적층된 폴리실리콘막 패턴(106), 텅스텐 질화막 패턴(107) 및 텅스텐막 패턴(108)을 포함할 수 있다.
한편, 상기 게이트 도전막은 폴리실리콘막 만으로 형성될 수 있다. 이 경우에, 상기 게이트 전극(110)은 상기 폴리실리콘막 패턴(106)만으로 이루어질 수 있다. 또한, 상기 게이트 전극(110)이 상기 폴리실리콘막 패턴(106)만으로 이루어지는 경우에, 상기 캐핑막 패턴(109)은 생략될 수 있다. 따라서, 상기 게이트 패턴(111)은 상기 폴리실리콘막 패턴(106)만으로 이루어질 수 있다.
상기 게이트 절연막은 상기 게이트 패턴(111)을 형성하는 과정에서 함께 패터닝될 수 있으며, 그 결과 도 1에 도시된 바와 같이, 상기 게이트 패턴(111) 및 상기 활성영역(102a) 사이에 게이트 절연막 패턴(104)이 형성될 수 있다.
다음으로, 상기 게이트 패턴(111) 및 상기 소자분리막을 이온주입마스크로 사용하여 상기 활성영역(102a) 내로 불순물 이온들을 주입하여 소스/드레인 영역들(112)를 형성한다. 상기 불순물 이온들은 N형 또는 P형 불순물 이온들일 수 있다. 상기 소스/드레인 영역들(112)을 형성 한 후에, 상기 게이트 패턴(111)의 측벽을 덮는 게이트 스페이서(114)를 형성할 수 있다. 상기 게이트 스페이서(114)는 실리콘 질화막과 같은 스페이서막을 상기 소스/드레인 영역들(112)을 갖는 상기 기판(100) 상에 형성하고, 상기 스페이서막을 이방성 식각하여 형성할 수 있다.
도 2를 참조하면, 상기 게이트 패턴(111)을 패터닝하기 위한 이방성 식각 공정 및 상기 소스 드레인 영역들(112)을 형성하기 위한 이온 주입공정 중에 상기 기판(100)의 노출된 실리콘 표면, 즉 상기 게이트 패턴(111)에 의하여 노출된 부분의 상기 활성영역(102a) 표면이 손상될 수 있다. 상기 노출된 실리콘 표면의 손상된 부분은 후속 공정에 의하여 형성되는 박막층의 물성에 불리한 영향을 미치기 때문에 적절한 세정용액을 사용한 세정 공정(C)을 수행하여 제거되어야 할 필요가 있다. 상기 세정 공정(C)은 상기 기판(100)의 노출된 실리콘 표면 즉, 상기 게이트 패턴(111)에 의하여 노출된 표면 만을 선택적으로 소정 두께 식각하여 제거하고, 그 밖에, 상기 기판(100) 상에 형성된 다른 물질막들의 손실은 최소화할 수 있도록 수행되는 것이 바람직하다. 특히, 상기 소자 분리막(102)으로 사용되는 실리콘 산화막 및 상기 게이트 전극(110)으로 사용되는 텅스텐막 패턴(108)이 식각되는 것은 최대한 억제될 필요가 있다. 따라서, 상기 세정 공정(C)에 사용되는 세정용액은 실리콘의 실리콘 산화막 및/또는 텅스텐막에 대한 식각선택비를 향상시킬 수 있어야 한다.
본 발명의 실시예들에 의하면, 상기 세정 공정(C)에 사용되는 세정 용액은 0.01 내지 1 중량비의 불산, 20 내지 50 중량비의 산화제, 및 50 내지 80중량비의 물을 포함한다. 상술한 바와 같이, 최적화된 조성 범위를 갖는 세정 용액을 사용 함으로써, 실리콘의 실리콘 산화막에 대한 식각선택비를 일정 수준 이상으로 유지하면서도, 상기 세정 공정(C) 중에 상기 텅스텐막 패턴(108)이 식각 및/또는 부식되는 것을 최소화할 수 있다. 상기 산화제는 실리콘 표면을 산화시켜 화학적 산화물(chemical oxide)를 형성하는 역할을 하며, 질산 또는 인산일 수 있다. 상기 불산은 상기 산화제에 의하여 형성된 화학적 산화물을 식각하여 제거하는 식각제로써 작용한다. 상기 물은 탈이온수(Deionized water)일 수 있다. 또한, 상기 세정 용액은 1 내지 20 중량비의 초산을 더 포함할 수 있다. 희석제(diluent)로써 물과 함께 초산을 사용하는 경우, 세정 공정 중에 실리콘 표면에 발생될 수 있는 미세 결함을 방지할 수 있고, 세정의 균일도를 향상시킬 수 있다. 상기 세정 공정(C)은 약 20℃ 내지 약 50℃의 온도에서 수행될 수 있다.
한편, 상술한 바와 같이 상기 게이트 전극(110)이 상기 폴리실리콘막 패턴(106)만으로 이루어지고, 상기 캐핑막 패턴(109)이 생략된 경우에, 상기 세정 공정(C) 동안 상기 폴리실리콘막 패턴(106) 표면의 손상된 부분 또한 제거될 수 있다.
도 3을 참조하면, 상기 세정 공정(C)을 수행한 후에, 상기 소스/드레인 영역들(112) 상에 에피택셜층들(116)을 성장시킬 수 있다. 상기 에피택셜층들(116)은 공지의 선택적 에피택셜 성장(selective epitaxial growth) 공정에 의하여 형성될 수 있다. 한편, 상술한 바와 같이 상기 게이트 전극(110)이 상기 폴리실리콘막 패턴(106)만으로 이루어지고, 상기 캐핑막 패턴(109)이 생략된 경우에, 상기 폴리실리콘막 패턴(106) 상에 상기 에피택셜층들(116)과 다른 결정 구조를 갖는 다른 에피택셜층이 형성될 수 있다. 이 경우, 상기 에피택셜층들(116)은 상기 실리콘 기 판(100)과 같은 단결정 구조를 갖는 반면, 상기 폴리실리콘막 패턴(106) 상에 형성되는 상기 다른 에피택셜층은 다결정 구조를 갖는다. 상기 에피택셜층들(116)은 상기 세정 공정(C)을 수행한 후, 상기 소스/드레인 영역들(112) 상에 또는 상기 소스/드레인 영역들(112) 및 상기 게이트 전극(110) 상에 형성된다. 따라서, 상기 기판(100)의 노출된 실리콘 표면의 상태로 부터 기인하는 표면 거칠기나 내부의 결함이 최소화 될 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1, 도 2, 및 도 4를 참조하면, 먼저, 도 1 및 도 2에서 설명된 바와 같이, 상기 기판(100) 상에 상기 게이트 패턴(111) 및 상기 소스/드레인 영역들(112)을 형성한 후, 상기 기판(100)의 노출된 실리콘 표면, 즉 상기 게이트 패턴(111)에 의하여 노출된 부분의 상기 활성영역(102a) 표면에 대한 세정 공정(C)을 상술한 바와 같은 세정 용액을 사용하여 수행한다. 상기 세정 공정(C)을 수행하여 상기 노출된 실리콘 표면의 손상된 부분을 제거 한 후, 상기 기판(100) 상에 금속막(316) 및 실리사이드 캐핑막(318)을 차례로 형성한다. 상기 금속막(316)은 니켈막, 코발트막, 티타늄막 등으로 형성될 수 있다. 또한, 상기 실리사이드 캐핑막(318)은 티타늄 질화막으로 형성될 수 있다.
도 5를 참조하면, 상기 금속막(316) 및 상기 실리사이드 캐핑막(318)을 갖는 상기 기판(100)에 대한 실리사이드화 열처리를 수행하여 상기 소스/드레인 영역들(112) 상에 금속 실리사이드막들(320)을 형성한다. 상기 금속 실리사이드막들 (320)은 상기 금속막(316)에 따라 니켈 실리사이드막들, 코발트 실리사이드막들, 또는 티타늄 실리사이드막들일 수 있다. 이후, 상기 실리사이드 캐핑막(318), 및 미반응된 부분의 상기 금속막(316)을 각각 제거한다. 한편, 상술한 바와 같이 상기 게이트 전극(110)이 상기 폴리실리콘막 패턴(106) 만으로 이루어 지고, 상기 캐핑막 패턴(109)이 생략된 경우에, 상기 게이트 전극(106) 상에도 금속 실리사이드막이 형성될 수 있다.
상기 금속 실리사이드막들(320)은 상기 세정 공정(C)을 수행한 후, 상기 소스/드레인 영역들(112) 상에 또는 상기 소스/드레인 영역들(112) 및 상기 게이트 전극(106) 상에 형성된다. 따라서, 상기 기판(100)의 노출된 실리콘 표면의 상태로 부터 기인하는 표면 거칠기나 내부의 결함이 최소화 될 수 있다.
도 6 내지 도 8은 본 발명의 또 다른 실시예들에 의한 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 1 및 도 6을 참조하면, 먼저, 도 1 에서 설명된 바와 같이, 상기 기판(100) 상에 게이트 패턴(111) 및 소스/드레인 영역들(112)을 형성한다. 상기 게이트 패턴(111)을 갖는 상기 실리콘 기판(100) 상에 절연막(522)을 형성한다. 상기 절연막(522)은 예를 들어, 비피에스지(Borophosphosilicate glass;BPSG)막으로 형성할 수 있다. 상기 절연막(522)을 패터닝하여 상기 게이트 패턴(111)과 인접한 부분의 상기 기판(100)의 표면, 즉 상기 소스/드레인 영역들(112)의 표면을 노출시키는 개구부들(524)을 형성한다.
도 7을 참조하면, 상기 절연막(522)을 패터닝 하기 위한 이방성 식각 공정 중에 상기 개구부들(524)에 의하여 노출된 상기 실리콘 기판(100)의 표면이 손상될 수 있다. 따라서, 도 2에서 설명된 바와 같은 세정용액을 사용한 세정 공정(C)을 수행하여 상기 개구부들(524)에 의하여 노출된 상기 기판(100) 표면의 손상된 부분을 제거한다. 상술한 바와 같은 세정 용액을 사용하여 상기 세정 공정(C)을 수행함으로써, 상기 소자분리막(102) 및 상기 텅스텐막 패턴(108)의 손실을 최소화 하고, 상기 개구부들(524)에 의하여 노출된 상기 기판(100) 표면의 손상된 부분을 선택적으로 제거할 수 있다.
도 8을 참조하면, 상기 세정 공정(C)을 수행한 후에, 상기 개구부들(524)을 갖는 상기 실리콘 기판(100)의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 개구부들(524)을 채우는 콘택 플러그들(526)을 형성한다.
한편, 도면에 도시하지는 않았지만, 상기 개구부들(524)은 상기 기판(100) 상의 폴리실리콘 표면을 노출시키도록 형성될 수 있다. 예를 들어, 상기 게이트 전극(110)이 상기 폴리실리콘막 패턴(106)만으로 형성된 경우에, 상기 개구부들(524)은 상기 게이트 전극(110)의 상부면을 노출시킬 수 있다.
<실험예들>
본 발명의 실시예들에 의한 세정용액 및 비교예에 의한 세정용액의 텅스텐 식각률을 아래 <표1>에 나타내었다. <표 1>의 결과들은 실리콘 기판들 상에 1000Å의 두께를 갖는 실리콘 산화막 및 500Å의 두께를 갖는 텅스텐막을 차례로 형성한 후, 상기 텅스텐막을 <표1>의 조성들을 갖는 세정용액들을 사용하여 상온에서 각각 10분동안 식각하여 얻어졌다.
조성 텅스텐 식각률 (Å/min)
불산(wt%) 질산(wt%) 탈이온수(wt%)
본 발명 실시예 0.043 33 66.957 0
0.43 33 66.57 10 이하
비교예 0.043 17 82.957 100 이상
<표1>에 나타낸 바와 같이, 탈이온수의 함량이 80 중량비를 초과하여 약 83 중량비에 이른 경우, 텅스텐 식각률을 100Å/min으로 급격히 증가하였다. 반면, 탈이온수의 함량이 약 67 중량비인 경우에는 텅스텐 식각률을 10Å/min 이하로 감소하였다. 이러한 결과는, 불산, 질산 및 물로 이루어지는 실리콘 표면의 세정용액 중에 포함되는 물의 함량이 텅스텐 식각률에 큰 영향을 미치는 것을 보여준다. 따라서, 세정 공정에 게이트 전극으로 적용되는 텅스텐의 식각 및/또는 부식을 방지하기 위하여는, 불산, 질산 및 물로 이루어지는 세정 용액 중의 물의 함량은 80 중량비 이내인 것이 바람직하다. 또한, 세정 용액 중의 물의 함량이 너무 적은 경우에는 실리콘 식각량이 과도하여 세정 공정의 조절이 어려울 수 있다. 따라서, 불산, 질산 및 물로 이루어지는 세정용액 중의 물의 함량은 50 중량비 내지 80 중량비인 것이 바람직하다.
한편, 탈이온수의 함량이 80 중량비 이내인 경우에 불산의 함량은 텅스텐 식각률에 큰 영향을 미치지 않는 것으로 나타났다. 즉, 탈이온수의 함량이 약 67 중량비인 경우에, 불산의 함량이 0.043 중량비에서 0.43 중량비로 10배 증가하더라도, 텅스텐 식각률은 10Å/min 이내로 비교적 낮은 값을 보였다. 따라서, 물의 함량을 80 중량비 이내로 하여 텅스텐 식각을 방지하면서, 불산의 함량을 조절하여 실리콘 식각률을 조절할 수 있을 것으로 판단된다.
도 9는 불산, 질산 및 물로 이루어진 세정용액의 물 함량에 따른 폴리실리콘막 및 열산화막의 식각특성을 나타낸 그래프이다.
도 9의 결과들은 실리콘 기판들 상에 폴리실리콘막 및 열산화막을 각각 형성한 후, 불산, 질산 및 물로 이루어진 세정용액 중의 물 함량을 증가시키면서 상기 기판들 상에 형성된 폴리실리콘막 및 열산화막을 각각 상온에서 식각하여 얻어졌다. 상기 세정 용액은 초기에 0.043 중량비의 불산, 33 중량비의 질산 및 66.957 중량비의 탈이온수를 혼합하여 제조되었다. 도 9에 있어서, 기호 '-■-'로 나타낸 데이타들은 폴리실리콘막의 식각률(RE)을 나타내고, 기호 '-●-'로 나타낸 데이타들은 열산화막의 식각률(RE)을 나타낸다. 또한, 기호 '-▲-'로 나타낸 데이타들은 폴리실리콘막의 열산화막에 대한 식각선택비(SE)를 나타낸다.
도 9를 참조하면, 탈이온수의 함량이 증가함에 따라 열산화막의 식각률은 큰 변화를 보이지 않았으나, 폴리실리콘막의 식각률은 큰 폭으로 감소하였다. 그 결과, 폴리실리콘막의 열산화막에 대한 식각 선택비는 초기 약 23에서, 탈이온수의 함량이 80 중량비 이상 증가하는 경우 10 이하로 감소하였다. 반대로, 세정용액 중의 탈이온수의 함량이 80 중량비 이하인 경우, 10 이상의 폴리실리콘막의 열산화막에 대한 식각 선택비를 얻을 수 있었다. <표 1> 및 도 9의 결과는, 불산, 질산 및 물로 이루어지는 실리콘 표면의 세정용액 중의 물의 함량을 80 중량비 이내로 하면 세정 공정 중에 텅스텐이 함께 식각되는 것을 방지하면서도, 폴리실리콘막의 열산화막에 대한 식각 선택비가 감소하는 것을 최소화 할 수 있음을 보여준다. 즉세정 공정 중에 실리콘 표면, 실리콘 산화막 및 텅스텐 게이트 전극이 함께 노출되는 경우라도, 실리콘 산화막 및 텅스텐 게이트 전극의 손실을 최소화 하면서 실리콘 표면만을 선택적으로 식각할 수 있음을 보여준다.
도 10은 불산, 질산 및 물로 이루어진 세정용액의 불산 함량에 따른 폴리실리콘막의 식각특성을 나타낸 그래프이다.
도 10의 결과들은 실리콘 기판들 상에 폴리실리콘막 및 열산화막을 각각 형성한 후, 불산, 질산 및 물로 이루어진 세정용액 중의 불산 함량을 증가시키면서 상기 기판들 상에 형성된 폴리실리콘막 및 열산화막을 각각 상온에서 식각하여 얻어졌다. 도 9에서와 마찬가지로, 상기 세정 용액은 초기에 0.043 중량비의 불산, 33 중량비의 질산 및 66.957 중량비의 탈이온수를 혼합하여 제조되었다. 도 10에 있어서, 기호 '-■-'로 나타낸 데이타들은 폴리실리콘막의 식각률(RE)을 나타내고, 기호 '-●-'로 나타낸 데이타들은 폴리실리콘막의 열산화막에 대한 식각선택비(SE)를 나타낸다.
도 10을 참조하면, 세정용액 중의 불산의 함량이 증가함에 따라 폴리실리콘막의 식각률을 증가한 반면, 폴리실리콘막의 열산화막에 대한 식각선택비는 감소하는 것으로 나타났다. 따라서, 상술한 바와 같이 세정용액 중의 물의 함량을 80 중량비 이내로 하여 텅스텐이 식각되는 것을 최소화 하고, 불산의 함량을 조절함으로써 실리콘의 식각률을 조절할 수 있을 것으로 판단된다. 이 경우, 불산의 함량이 큰 경우에는 세정 공정의 조절이 어려울 수 있다. 따라서, 세정 용액 중의 불산의 함량은 0.01 내지 1 중량비인 것이 바람직하다.
도 11은 불산, 질산 및 물로 이루어진 세정용액에 있어서, 초산 첨가량에 따른 폴리실리콘막의 식각특성을 나타낸 그래프이다.
도 11의 결과들은 실리콘 기판들 상에 폴리실리콘막 및 열산화막을 각각 형성한 후, 불산, 질산 및 물로 이루어진 세정용액에 초산 첨가량을 증가시키면서 상기 기판들 상에 형성된 폴리실리콘막 및 열산화막을 각각 상온에서 식각하여 얻어졌다. 도 9에서와 마찬가지로, 상기 세정 용액은 초기에 0.043 중량비의 불산, 33 중량비의 질산 및 66.957 중량비의 탈이온수를 혼합하여 제조되었다. 도 10에 있어서, 기호 '-■-'로 나타낸 데이타들은 폴리실리콘막의 식각률(RE)을 나타내고, 기호 '-●-'로 나타낸 데이타들은 폴리실리콘막의 열산화막에 대한 식각선택비(SE)를 나타낸다.
도 11을 참조하면, 희석제로써 첨가되는 초산의 양이 증가함에 따라, 폴리실리콘막의 식각률 및 폴리실리콘막의 열산화막에 대한 식각선택비는 모두 감소하는 것으로 나타났다. 따라서, 초산의 함량은 이들 값들을 적절한 값 이상으로 유지하기 위하여 20 중량비 이내로 첨가되는 것이 바람직하다. 도 11에 나타난 바와 같이, 초산의 함량이 20 중량비인 경우에, 폴리실리콘막의 식각률을 50Å/min 이상으로 유지할 수 있었으며, 폴리실리콘막의 열산화막에 대한 식각 선택비를 15 이상으로 유지할 수 있었다.
상술한 바와 같이 본 발명에 의하면, 반도체 소자의 제조 공정 중에 노출된 실리콘 표면을 선택적으로 세정하기 위하여 사용되는 세정용액의 조성을 최적화 함으로써, 텅스텐과 같은 금속 게이트 전극의 식각 및/또는 부식을 최소화하면서, 노출된 실리콘 표면을 식각할 수 있게 된다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 0.01 내지 1 중량비의 불산, 20 내지 50 중량비의 산화제, 1 내지 20 중량비의 초산 및 50 내지 80중량비의 물을 포함하는 실리콘 표면의 세정용액.
  4. 제 3 항에 있어서,
    상기 산화제는 질산 또는 인산인 것을 특징으로 하는 실리콘 표면의 세정용액.
  5. 노출된 실리콘 표면을 갖는 기판을 준비하고,
    0.01 내지 1 중량비의 불산, 20 내지 50 중량비의 산화제, 1 내지 20의 중량비의 초산 및 50 내지 80중량비의 물을 포함하는 세정용액을 사용하여 상기 노출된 실리콘 표면을 세정하는 것을 포함하는 반도체 소자의 제조방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 산화제는 질산 또는 인산인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 노출된 실리콘 표면을 세정하는 것은 20℃ 내지 50℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 노출된 실리콘 표면은 단결정 실리콘 표면 또는 폴리실리콘 표면인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 노출된 실리콘 표면을 세정한 후에, 상기 노출된 실리콘 표면 상에 금속 실리사이드막 또는 에피택셜층을 형성하는 것을 더 포함하는 반도체 소자의 제 조방법.
  11. 제 10 항에 있어서,
    상기 기판을 준비하는 것은, 상기 기판 상에 상기 기판의 실리콘 표면을 선택적으로 노출시키는 게이트 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 패턴은 폴리실리콘막 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 폴리실리콘막 패턴 및 텅스텐막 패턴의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 폴리실리콘막 패턴, 텅스텐 질화막 패턴, 텅스텐막 패턴 및 캐핑막 패턴의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 실리콘 표면을 갖는 기판 상에 절연막을 형성하고,
    상기 절연막을 관통하는 개구부를 형성하고,
    0.01 내지 1 중량비의 불산, 20 내지 50 중량비의 산화제, 1 내지 20 중량비으 초산 및 50 내지 80중량비의 물을 포함하는 세정용액을 사용하여 상기 개구부에 의하여 노출된 실리콘 표면을 세정하는 것을 포함하는 반도체 소자의 제조방법.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 산화제는 질산 또는 인산인 것을 특징으로 하는 반도체 소자의 제조방법
  18. 제 15 항에 있어서,
    상기 노출된 실리콘 표면을 세정하는 것은 20℃ 내지 50℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자 의 제조방법.
  20. 제 15 항에 있어서,
    상기 절연막을 형성하기 전에, 상기 기판 상에 게이트 패턴을 형성하는 것을 더 포함하되, 상기 개구부는 상기 게이트 패턴과 인접한 부분의 상기 기판의 실리콘 표면을 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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