KR100678482B1 - 실리콘 표면의 세정용액 및 이를 사용하는 반도체 소자의제조방법들 - Google Patents
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Abstract
실리콘 표면의 세정용액 및 이를 사용하는 반도체 소자의 제조방법들이 제공된다. 상기 세정용액은 아세트산(Acetic acid;CH3COOH) 및 암모늄 아세테이트(Ammonium acetate;CH3COONH4)로 이루어진 완충용액, 요오드계 산화제, 불산(Hydrofluoric acid;HF) 및 물을 포함한다. 또한, 상기 반도체 소자의 제조방법들은 노출된 실리콘 표면을 갖는 실리콘 기판을 준비하는 것을 구비한다. 아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 상기 노출된 실리콘 표면을 세정한다.
세정, 아세트산, 암모늄 아세테이트, 요오드
Description
도 1은 내지 도 3은 본 발명의 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 4 및 도 5는 본 발명의 다른 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 6 내지 도 8은 본 발명의 또 다른 실시예들에 의한 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 9는 아세트산 및 암모늄 아세테이트를 완충용액으로 사용하는 세정용액의 암모늄 아세테이트 첨가량에 따른 pH 변화를 나타내는 그래프이다
도 10은 본 발명의 일실시예에 따른 세정용액의 pH 변화에 따른 식각특성을 나타내는 그래프이다.
본 발명은 세정용액 및 이를 사용하는 반도체 소자의 제조방법에 관한 것으 로, 특히, 실리콘 표면의 세정을 위한 세정용액 및 이를 사용하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조 공정은 실리콘 기판 내에 웰 및 소스/드레인과 같은 불순물 확산층을 형성하기 위한 이온 주입 공정, 실리콘 기판 상에 도전성 또는 절연성 박막들을 증착하거나 성장시키고 이들을 패터닝하여 다양한 형태의 구조물들을 형성하는 공정, 및 적층된 도전성 구조물들을 서로 전기적으로 연결하여 회로를 구성하기 위한 콘택 형성 공정들을 포함한다. 각각의 공정들에서 노출된 실리콘 표면의 상태는 후속 공정에 의하여 형성되는 박막의 품질에 큰 영향을 미친다. 상기 노출된 실리콘 표면은 오염물질들에 의한 오염 또는 공정 중에 받은 손상에 의하여 열화될 수 있다. 즉, 상기 노출된 실리콘 표면은 이전의 공정 단계들에서, 또는 공정들 사이에 상기 실리콘 기판을 조작하는(handle) 과정에서 자연산화막, 유기물 , 금속 불순물 및 파티클과 같은 다양한 오염물질들에 의하여 오염될 수 있다. 또한 상기 박막들을 패터닝하기 위한 건식 식각 공정이나, 웰 또는 소스/드레인 형성을 위한 이온 주입 공정 중에 상기 노출된 실리콘 표면이 손상될 수 있다.
따라서, 각각의 공정 전에 상기 노출된 실리콘 표면으로 부터 오염원을 제거하고, 실리콘 표면의 손상된 부분을 제거하기 위한 세정 공정이 일반적으로 수행되고 있다. 이러한 세정 공정은 실리콘 표면의 상태에 민감한 영향을 받는 공정들, 예를 들어, 에피택셜(epitaxial) 공정, 샐리사이드(salicide) 공정 및 자기정렬 콘택(self aligned contact;SAC) 공정 전에 충분히 수행되어야 할 필요가 있다. 특히, 상기 노출된 실리콘 표면의 손상된 부분은 에피택셜층이나 금속 실리사이드 층에 격자 결함을 유발하고 표면 거칠기(surface roughness)를 증가시킬 뿐만 아니라, 콘택의 경우 누설이나 접촉 저항 증가의 원인으로 작용하기 때문에 각 공정 전에 충분히 제거되어야 할 필요가 있다.
종래, 실리콘 표면의 세정 공정에 있어서, 과산화수소(H2O2), 수산화암모늄 (NH4OH) 및 탈이온수(De-ionized water;DI water)의 혼합용액인 SC1(standard clean 1)이나 희석 불산 수용액이 용도에 따라 사용되어 왔다. 그러나, 상기 SC1 및 상기 희석 불산 수용액을 사용하는 경우, 실리콘의 실리콘 산화막 특히, 반도체 소자의 제조 공정 중에 층간절연막으로 사용되는 비피에스지(BPSG)막에 대한 낮은 식각 선택비(etch selectivity)로 인하여 장시간 사용되기 어려우며, 이로 인하여 충분한 세정효과를 기대하기 힘들어 진다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 제조 공정 중에 노출된 실리콘 표면의 손상된 부분을 제거하기 위한 세정용액을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 실리콘의 실리콘 산화막에 대한 식각선택비를 향상시킬 수 있는 세정용액을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 세정 공정 중에 안정된 pH를 갖는 세정용액을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 세정용액을 사용하는 반도체 소자의 제조방법들을 제공하는 데 있다.
상기 기술적 과제들을 이루기 위한 본 발명의 일 태양은 실리콘 표면의 세정용액을 제공한다. 상기 세정용액은 아세트산(Acetic acid;CH3COOH) 및 암모늄 아세테이트(Ammonium acetate;CH3COONH4)로 이루어진 완충용액, 요오드계 산화제, 불산(Hydrofluoric acid;HF) 및 물을 포함한다.
몇몇 실시예들에 있어서, 상기 요오드계 산화제는 요오드(iodine;I2) 및 요오드화 암모늄(Ammonium iodied;NH4I)으로 이루어질 수 있다.
다른 실시예들에 있어서, 상기 불산의 함량은 0.01 내지 2 중량비이고, 상기 아세트산의 함량은 0.01 내지 30 중량비이고, 상기 암모늄 아세테이트의 농도는 0.01 내지 30 중량비 이고, 상기 요오드계 산화제의 함량은 0.01 내지 2 중량비이고, 상기 물의 함량은 90 중량비 이하일 수 있다.
상기 기술적 과제들을 이루기 위한 본 발명의 다른 태양은 상기 세정용액을 사용하는 반도체 소자의 제조방법들을 제공한다. 본 발명의 일실시예에 의하면, 상기 반도체 소자의 제조방법들은 노출된 실리콘 표면을 갖는 실리콘 기판을 준비하는 것을 구비한다. 아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 상기 노출된 실리콘 표면을 세정한다.
몇몇 실시예들에 있어서, 상기 요오드계 산화제는 요오드 및 요오드화 암모늄으로 이루어질 수 있다.
다른 실시예들에 있어서, 상기 세정용액은 0.01 내지 2 중량비의 상기 불산, 0.01 내지 30 중량비의 상기 아세트산, 0.01 내지 30 중량비의 상기 암모늄 아세테이트, 0.01 내지 2 중량비의 상기 요오드계 산화제, 및 90 중량비 이하의 상기 물을 함유할 수 있다.
또 다른 실시예들에 있어서, 상기 세정용액은 3.9 내지 4.9의 pH를 갖을 수 있다.
또 다른 실시예들에 있어서, 상기 노출된 실리콘 표면을 세정하는 것은 20℃ 내지 50의 온도에서 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 노출된 실리콘 표면은 단결정 실리콘 표면 또는 폴리실리콘 표면일 수 있다.
또 다른 실시예들에 있어서, 상기 노출된 실리콘 표면을 세정한 후에, 상기 노출된 실리콘 표면 상에 금속 실리사이드막 또는 에피택셜층을 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 실리콘 기판을 준비하는 것은, 상기 실리콘 기판 상에 상기 실리콘 기판 표면을 선택적으로 노출시키는 게이트 패턴을 형성하는 것을 포함할 수 있다. 이 경우, 상기 게이트 패턴은 폴리실리콘으로 형성될 수 있다.
본 발명의 다른 실시예에 의하면, 상기 반도체 소자의 제조방법은 실리콘 기판 상에 절연막을 형성하는 것을 구비한다. 상기 절연막을 관통하는 개구부를 형성한다. 아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 상기 개구부를 갖는 실리콘 기판의 표 면을 세정한다.
몇몇 실시예들에 있어서, 상기 절연막은 실리콘 산화막으로 형성될 수 있다. 상기 실리콘 산화막은 BPSG막일 수 있다.
다른 실시예들에 있어서, 상기 절연막을 형성하기 전에, 상기 실리콘 기판 상에 게이트 패턴을 형성할 수 있다. 이 경우에, 상기 개구부는 상기 게이트 패턴과 인접한 부분의 상기 실리콘 기판의 표면을 노출시킬 수 있다.
상기 세정 용액은 상기 노출된 실리콘 표면을 선택적으로 제거하기 위하여, 실리콘의 실리콘 산화막에 대한 식각선택비를 향상시킬 수 있어야 하며, 실리콘을 일정 식각률 이상으로 식각할 수 있어야 한다. 또한, 세정 공정 중에 식각률 또는 식각 선택비의 변화를 방지하기 위하여 안정적인 pH를 가지는 것이 바람직하다.
본 발명의 실시예들에 의하면, 상기 세정 용액은 실리콘 표면을 산화시키기 위한 요오드계 산화제, 산화된 실리콘 표면을 식각하여 제거하기 위한 식각제로써 제공되는 불산, 상기 세정용액의 pH를 조절하기 위한 완충용액으로서(buffer solution)으로써 제공되는 아세트산 및 암모늄 아세테이트, 및 물을 포함한다.
산화제와 식각제를 포함하는 세정용액을 사용하여 실리콘을 식각하는 것은, 상기 산화제에 의하여 실리콘 표면에 화학적 산화물(chemical oxide)을 형성시킨 후, 상기 식각제에 의하여 상기 화학적 산화물을 식각하는 것에 의하여 이루어진다. 따라서, 실리콘의 실리콘 산화막에 대한 식각 선택비는 상기 산화제의 산화력과 상기 식각제에 의한 각각의 식각률에 의하여 결정될 수 있다. 열산화막과 같이 치밀한 구조를 갖는 실리콘 산화막과 함께 실리콘을 식각하는 경우에는 상기 화학 적 산화물은 취약한 구조를 갖기 때문에 상기 실리콘은 상기 실리콘 산화막에 대하여 높은 식각 선택비를 가질 수 있다. 그러나, 상기 실리콘 산화막이 BPSG막과 같이 상기 열산화막에 비하여 취약한 구조를 갖는 경우에는 실리콘의 실리콘 산화막에 대한 식각 선택비는 감소하게 된다. 예를 들어, 종래 질산(HNO3)을 산화제로 사용하고 HF를 식각제로 사용하는 세정용액의 경우 실리콘의 BPSG막에 대한 식각 선택비는 약 0.5로 매우 낮은 값을 갖는다.
실리콘의 실리콘 산화막에 대한 식각선택비를 향상시키기 위하여는 세정용액의 pH를 조절하는 방안이 고려될 수 있다. 일반적으로, 세정용액의 pH가 증가하면 실리콘 및 실리콘 산화막의 식각률은 감소하게 되며, 이때 식각률이 감소하는 정도는 실리콘과 실리콘 산화막에 있어서 서로 다르다. 종래 불산을 사용하는 세정용액의 pH를 조절하는 방안으로 암모니아수와 같은 염기성 용액을 혼합하여 중화반응에 의해 pH를 조절하거나, 불산의 짝염인 불화암모늄(Ammonium fluoride;NH4F)를 첨가하는 방법이 사용되어 왔다. 그러나, 암모니아수를 사용하는 경우에는 대기중의 이산화탄소 가스가 세정용액 중으로 용해되어 공정 중에 세정용액의 pH가 지속적으로 변화되는 문제점이 있다. 또한, 불화암모늄을 첨가하는 방법은 pH 조절을 위해 많은 양의 불화암모늄이 필요할 뿐만 아니라 세정용액의 표면 장력이 매우 높아지게 되어 미세패턴에 의해 노출된 실리콘 표면을 세정하기 어려울 수 있다.
본 발명의 실시예들에 의하면, 상기 아세트산 및 이의 짝염인 암모늄 아세테이트를 완충용액으로 사용함으로써 상기 세정용액의 pH를 원하는 값으로 조절할 수 있다. 이 경우, 본 발명의 실시예들에 의한 상기 세정용액은 약 3.9 내지 약 4.9의 pH를 가질 수 있다. 또한, 상기 아세트산 및 암모늄 아세테이트를 완충용액으로 사용함으로써 세정 공정 중에 원하지 않는 세정용액의 pH 변화를 방지할 있다.
이에 더하여, 본 발명의 실시에들에 의하면 요오드계 산화제를 사용한다. 예를 들어, 상기 요오드계 산화제는 요오드 및 요오드화 암모늄으로 이루어질 수 있다. 상기 요오드 및 요오드화 암모늄은 상기 완충용액에 의하여 조절된 상기 세정용액의 pH를 변화시키기 않으며, 상기 세정용액의 pH 전 영역에 걸쳐 산화력을 갖는다. 이때, 산화제로써 요오드 만을 사용하는 경우에는 요오드의 물에 대한 용해도가 낮아 혼합이 어려울 수 있다. 그러나, 본 발명에서와 같이 요오드와 함께 요오드화 암모늄을 산화제로 사용하게 되면, 물 중에서 I3 - 이온을 형성하며 용이하게 용해될 수 있다.
본 발명의 실시예들에 의하면, 상기 아세트산 및 암모늄 아세테이트를 완충용액으로 사용하여 세정용액의 pH를 안정적으로 조절함으로써 실리콘의 실리콘 산화막 특히, BPSG와 같이 취약한 구조를 갖는 실리콘 산화막에 대한 식각 선택비를 향상 시킬 수 있을 뿐만 아니라, 공정 중의 원치 않는 pH 변화를 방지할 수 있다. 또한, 세정용액 중에 산화제로써 혼합되는 요오드계 산화제, 및 식각제로써 혼합되는 불산의 양을 조절함으로써 식각률을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형 태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1을 참조하면, 실리콘 기판(100)이 준비된다. 상기 실리콘 기판(100) 내에 활성영역(102a)을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 얕은 트렌치 분리(shallow trench isolation;STI) 공정에 의하여 HDP(hihg density plasma) 산화막과 같은 실리콘 산화막으로 형성될 수 있다. 상기 활성영역(102a) 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 열산화막으로 형성될 수 있다. 이후, 상기 게이트 절연막 상에 게이트 도전막(gate conductive layer) 및 캐핑막(capping layer)을 차례로 형성할 수 있다. 상기 게이트 도전막은 폴리 실리콘막으로 형성될 수 있고, 상기 캐핑막은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 상기 게이트 도전막 및 상기 캐핑막을 차례로 패터닝하여 상기 활성영역(102a)을 가로지르는 게이트 패턴(110)을 형성한다. 결과적으로, 상기 게이트 패턴(110)은 차례로 적층된 게이트 전극(106) 및 캐핑막 패턴(108)을 포함할 수 있다. 한편, 상기 캐핑막을 형성하는 공정은 생략될 수 있다. 이 경우에, 상기 게이트 패턴(110)은 게이트 전극(106)만으로 이루어질 수 있다. 상기 게이트 절연막은 상기 게이트 패턴(110)을 형성하는 과정에서 함께 패터닝될 수 있으며, 그 결과 도 1에 도시된 바와 같이, 상기 게이트 패턴(110) 및 상기 활성영역 사이에 게이트 절연막 패턴(104)이 형성될 수 있다.
다음으로, 상기 게이트 패턴(110) 및 상기 소자분리막을 이온주입마스크로 사용하여 상기 활성영역(102a) 내로 불순물 이온들을 주입하여 소스/드레인 영역들(112)를 형성한다. 상기 불순물 이온들은 N형 또는 P형 불순물 이온들일 수 있다. 상기 소스/드레인 영역들(112)을 형성 한 후에, 상기 게이트 패턴(110)의 측벽을 덮는 게이트 스페이서(114)를 형성할 수 있다. 상기 게이트 스페이서(114)는 실리콘 질화막과 같은 스페이서막을 상기 소스/드레인 영역들(112)을 갖는 상기 실리콘 기판(100) 상에 형성하고, 상기 스페이서막을 이방성 식각하여 형성할 수 있다.
도 2를 참조하면, 상기 게이트 패턴(110)을 패터닝하기 위한 이방성 식각 공정 및 상기 소스 드레인 영역들(112)을 형성하기 위한 이온 주입공정 중에 상기 실리콘 기판(100)의 노출된 실리콘 표면, 즉 상기 게이트 패턴(110)에 의하여 노출된 부분의 상기 활성영역(102a) 표면이 손상될 수 있다. 상기 노출된 실리콘 표면의 손상된 부분은 후속 공정에 의하여 형성되는 박막층의 물성에 불리한 영향을 미치기 때문에 적절한 세정용액을 사용한 세정 공정(C)을 수행하여 제거되어야 할 필요가 있다. 본 발명의 실시예들에 의하면, 상기 세정 공정(C)은 상술한 바와 같이 아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 수행된다. 상기 요오드계 산화제는 요오드 및 요오드화 암모늄으로 이루어질 수 있다. 상기 세정용액은 0.01 내지 2 중량비의 상기 불산, 0.01 내지 30 중량비의 상기 아세트산, 0.01 내지 30 중량비의 상기 암 모늄 아세테이트, 0.01 내지 2 중량비의 상기 요오드 및 요오드화 암모늄, 및 90 중량비 이하의 상기 물을 함유할 수 있다. 또한, 상기 세정 공정(C)은 약 20℃ 내지 약 50의 온도에서 수행될 수 있다.
상기 노출된 실리콘 표면, 즉 상기 게이트 패턴(110)에 의하여 노출된 부분의 상기 활성영역(102a)의 손상된 부분은 다른 막들, 예를 들어, 실리콘 산화막으로 형성된 소자분리막 및 게이트 절연막에 영향을 미치지 않고 상기 세정 공정(C)을 통하여 유효하게 제거될 수 있다. 이에 더하여, 상기 활성영역(102a) 상에 형성된 자연산화막과 같은 오염물질들 또한 상기 세정 공정(C)을 통하여 제거될 수 있다.
한편, 상술한 바와 같이 상기 게이트 패턴(110)이 상기 게이트 전극(106) 만으로 이루어 지고, 상기 게이트 전극(106)이 폴리실리콘으로 형성된 경우에, 상기 세정 공정(C) 동안 상기 게이트 전극(106) 표면의 손상된 부분 또한 제거될 수 있다.
도 3을 참조하면, 상기 세정 공정(C)을 수행한 후에, 상기 소스/드레인 영역들(112) 상에 에피택셜층들(116)을 성장시킬 수 있다. 상기 에피택셜층들(116)은 공지의 선택적 에피택셜 성장(selective epitaxial growth) 공정에 의하여 형성될 수 있다. 한편, 상술한 바와 같이 상기 게이트 패턴(110)이 상기 게이트 전극(106)만으로 이루어 지고, 상기 게이트 전극(106)이 폴리실리콘으로 형성된 경우에, 상기 게이트 전극(106) 상에 상기 에피택셜층들(116)과 다른 결정 구조를 갖는 다른 에피택셜층이 형성될 수 있다. 즉, 상기 에피택셜층들(116)이 상기 실리콘 기판(100)과 같은 단결정 구조를 갖는 경우에, 상기 게이트 전극(106) 상에 형성되는 상기 다른 에피택셜층은 폴리실리콘으로 형성된 상기 게이트 전극(106) 과 같은 다결정 구조를 갖는다. 상기 에피택셜층들(116)은 상기 세정 공정(C)을 수행한 후, 상기 소스/드레인 영역들(112) 상에 또는 상기 소스/드레인 영역들(112) 및 상기 게이트 전극(106) 상에 형성된다. 따라서, 상기 실리콘 기판(100)의 노출된 실리콘 표면의 상태로 부터 기인하는 표면 거칠기나 내부의 결함이 최소화 될 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예들에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1, 도 2, 및 도 4를 참조하면, 먼저, 도 1 및 도 2에서 설명된 바와 같이, 상기 실리콘 기판(100) 상에 상기 게이트 패턴(110) 및 상기 소스/드레인 영역들(112)을 형성한 후, 상기 실리콘 기판(100)의 노출된 실리콘 표면, 즉 상기 게이트 패턴(110)에 의하여 노출된 부분의 상기 활성영역(102a) 표면에 대한 세정 공정(C)을 상술한 바와 같은 세정 용액을 사용하여 수행한다. 상기 세정 공정(C)을 수행하여 상기 노출된 실리콘 표면의 손상된 부분을 제거 한 후, 상기 실리콘 기판(100) 상에 금속막(316) 및 실리사이드 캐핑막(318)을 차례로 형성한다. 상기 금속막(316)은 니켈막, 코발트막, 티타늄막 등으로 형성될 수 있다. 또한, 상기 실리사이드 캐핑막(318)은 티타늄 질화막으로 형성될 수 있다.
도 5를 참조하면, 상기 금속막(316) 및 상기 실리사이드 캐핑막(318)을 갖는 상기 실리콘 기판(100)에 대한 실리사이드화 열처리를 수행하여 상기 소스/드레인 영역들(112) 상에 금속 실리사이드막들(320)을 형성한다. 상기 금속 실리사이드막 들(320)은 상기 금속막(316)에 따라 니켈 실리사이드막들, 코발트 실리사이드막들, 또는 티타늄 실리사이드막들일 수 있다. 이후, 상기 실리사이드 캐핑막(318), 및 미반응된 부분의 상기 금속막(316)을 각각 제거한다. 한편, 상술한 바와 같이 상기 게이트 패턴(110)이 상기 게이트 전극(106) 만으로 이루어 지고, 상기 게이트 전극(106)이 폴리실리콘으로 형성된 경우에, 상기 게이트 전극(106) 상에도 금속 실리사이드막이 형성될 수 있다.
상기 금속 실리사이드막들(320)은 상기 세정 공정(C)을 수행한 후, 상기 소스/드레인 영역들(112) 상에 또는 상기 소스/드레인 영역들(112) 및 상기 게이트 전극(106) 상에 형성된다. 따라서, 상기 실리콘 기판(100)의 노출된 실리콘 표면의 상태로 부터 기인하는 표면 거칠기나 내부의 결함이 최소화 될 수 있다.
도 6 내지 도 8은 본 발명의 또 다른 실시예들에 의한 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 1 및 도 6을 참조하면, 먼저, 도 1 에서 설명된 바와 같이, 상기 실리콘 기판(100) 상에 상기 게이트 패턴(110) 및 소스/드레인 영역들(112)을 형성한다. 상기 게이트 패턴(110)을 갖는 상기 실리콘 기판(100) 상에 절연막(522)을 형성한다. 상기 절연막(522)은 BPSG막으로 형성할 수 있다. 상기 절연막(522)을 패터닝하여 상기 게이트 패턴(110)과 인접한 부분의 상기 실리콘 기판(100)의 표면, 즉 상기 소스/드레인 영역들(112)의 표면을 노출시키는 개구부들(524)을 형성한다.
도 7을 참조하면, 상기 절연막(522)을 패터닝 하기 이방성 식각 공정 중에 상기 개구부들(524)에 의하여 노출된 상기 실리콘 기판(100)의 표면이 손상될 수 있다. 따라서, 도 2에서 설명된 바와 같은 세정 공정(C)을 수행하여 상기 개구부들(524)에 의하여 노출된 상기 실리콘 기판(100)의 표면을 세정하여, 손상된 부분을 제거한다. 상기 세정 공정(C)은 상술한 바와 같이, 아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 수행된다. 따라서, 상기 절연막(522)이 BPSG막과 같이 취약한 구조를 갖는 실리콘 산화막으로 형성된 경우라도, 상기 절연막(522)이 식각되는 것을 최대한 억제하면서, 상기 개구부들(524)에 의하여 노출된 상기 실리콘 기판(100)의 표면을 선택적으로 식각할 수 있다.
도 8을 참조하면, 상기 세정 공정(C)을 수행한 후에, 상기 개구부들(524)을 갖는 상기 실리콘 기판(100)의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 개구부들(524)을 채우는 콘택 플러그들(526)을 형성한다.
한편, 도면에 도시하지는 않았지만, 상기 개구부들(524)은 상기 실리콘 기판(100) 상의 폴리실리콘 표면을 노출시키도록 형성될 수 있다. 예를 들어, 상기 개구부들(524)은 폴리실리콘으로 형성된 상기 게이트 전극(106)의 상부면을 노출시키도록 형성될 수 있다.
<실험예들>
도 9는 아세트산 및 암모늄 아세테이트를 완충용액으로 사용하는 세정용액의 암모늄 아세테이트 첨가량에 따른 pH 변화를 나타내는 그래프이다. 도 9의 결과들은 100:1로 희석된 아세트산 용액에 암모늄 아세테이트를 첨가하고, 암모늄 아세테이트 첨가량에 따른 pH 변화를 측정하여 얻어졌다. 도 9에 있어서, 기호 '◆' 로 나타낸 데이타들은 100:1로 희석된 아세트산 용액의 암모늄 아세테이트 첨가량에 따라 측정된 pH를 나타내며, 기호 '■' 로 나타낸 데이타들은 아세트산 및 암모늄 아세테이트를 사용하여 pH가 조절된 세정용액에 0.5 중량비의 불산을 첨가하여 측정된 pH를 나타낸다. 또한 기호 '▲' 로 나타낸 데이타들은 100:1로 희석된 아세트산 용액의 암모늄 아세테이트 첨가량에 따라 계산된 pH를 나타낸다.
도 9를 참조하면, 아세트산 및 암모늄 아세테이트를 완충용액으로 사용하는 경우, 계산된 pH와 측정된 pH가 유사한 값을 보였다. 또한, 0.5 중량비의 불산을 첨가한 경우와, 불산을 첨가하지 않은 경우에 pH가 거의 동일하게 측정되었다. 이는, 아세트산 및 암모늄 아세테이트를 완충용액으로 사용하는 경우, 세정용액의 pH를 안정적으로 조절할 수 있음을 보여준다. 또한, 불산을 첨가하더라도 세정용액의 pH가 변화되지 않음으로써, 아세트산 및 암모늄 아세테이트를 완충용액으로 사용하여 세정용액의 pH를 안정적으로 조절한 후, pH의 변화없이 불산 첨가량을 조절함으로써 실리콘 식각률을 조절할 수 있음을 보여준다.
도 10은 본 발명의 일실시예에 따른 세정용액의 pH 변화에 따른 식각특성을 나타내는 그래프이다. 본 발명의 일실시예에 따른 세정용액은 불산, 아세트산, 암모늄 아세테이트, 요오드, 요오드화 암모늄 및 물을 상술한 바와 같은 본 발명의 실시예들에 의한 범위 내에서 적절한 조성비를 갖도록 혼합하여 준비되었다. 상기 세정용액의 pH는 아세트산 및 암모늄 아세테이트의 조성비를 통하여 조절되었다. 이후, 실리콘 기판 상에 폴리실리콘막, BPSG막 및 열산화막을 각각 형성하고, 준비된 세정용액을 사용하여 상기 막들을 각각 식각하였다. 도 10에 있어서, 기호 '- ■-'로 나타낸 데이타들은 폴리실리콘막의 식각률(RE)을 나타내고, 기호 '-●-'로 나타낸 데이타들은 BPSG막의 식각률(RE)을 나타내며, 기호 '-▲-'로 나타낸 데이타들은 열산화막의 식각률(RE)을 나타낸다. 또한, 기호 '-◆-'로 나타낸 데이타들은 폴리실리콘막의 BPSG막에 대한 식각선택비(SE)를 나타낸다.
도 10을 참조하면, 세정용액의 pH가 증가함에 따라 폴리실리콘막, BPSG막 및 열산화막의 식각률은 모두 감소하였다. 치밀한 구조를 갖는 열산화막은 가장 낮은 식각률을 보였으며, 세정용액의 pH 증가에 따른 식각률 감소 정도도 가장 적은 것으로 나타났다. 반면, 폴리실리콘막의 식각률과 BPSG막의 식각률은 세정용액의 pH가 약 3.8인 경우에 약 140Å/min 으로 유사하였으며 세정용액의 pH가 증가함에 따라 점차 감소하였다. 이때, 세정용액의 pH 증가에 따라, BPSG막의 식각률은 폴리실리콘막의 식각률보다 큰 폭으로 감소하였다. 그 결과, 세정용액의 pH가 약 3.8에서 약 4.8 및 약 4.9로 증가함에 따라, 폴리실리콘막의 BPSG막에 대한 식각선택비는 1.0 이하에서 약 1.57 및 약 1.65로 증가하였다.
이러한 결과들은, 본 발명의 실시예에 따른 세정용액을 사용하여 실리콘막과 실리콘 산화막을 함께 세정하는 경우, 상기 실리콘 산화막이 BPSG막과 같이 상대적으로 취약한 구조를 갖는 경우라도 실리콘 산화막의 손실을 최소화하며 실리콘막을 선택적으로 식각할 수 있음을 보여준다.
상술한 바와 같이 본 발명에 의하면, pH가 안정적으로 조절된 세정용액을 사 용하여 반도체 소자의 제조 공정 중에 노출된 실리콘 표면의 손상된 부분을 제거할 수 있다. 또한, 실리콘의 실리콘 산화막에 대한 식각 선택비를 향상시킬 수 있게 되어 상기 실리콘 산화막이 상대적으로 취약한 구조를 갖는 경우라도 그 손실을 최소화할 수 있으며, 실리콘을 선택적으로 식각할 수 있다.
Claims (20)
- 아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 실리콘 표면의 세정용액.
- 제 1 항에 있어서,상기 요오드계 산화제는 요오드 및 요오드화 암모늄으로 이루어지는 것을 특징으로 하는 실리콘 표면의 세정용액.
- 제 1 항에 있어서,상기 불산의 함량은 0.01 내지 2 중량비이고, 상기 아세트산의 함량은 0.01 내지 30 중량비이고, 상기 암모늄 아세테이트의 함량은 0.01 내지 30 중량비이고, 상기 요오드계 산화제의 함량은 0.01 내지 2 중량비이고, 상기 물의 함량은 90 중량비 이하인 것을 특징으로 하는 실리콘 표면의 세정용액.
- 노출된 실리콘 표면을 갖는 실리콘 기판을 준비하고,아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 상기 노출된 실리콘 표면을 세정하는 것을 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 요오드계 산화제는 요오드 및 요오드화 암모늄으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 세정용액은 0.01 내지 2 중량비의 상기 불산, 0.01 내지 30 중량비의 상기 아세트산, 0.01 내지 30 중량비의 상기 암모늄 아세테이트, 0.01 내지 2 중량비의 상기 요오드계 산화제, 및 90 중량비 이하의 상기 물을 함유하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 세정용액은 3.9 내지 4.9의 pH를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 노출된 실리콘 표면을 세정하는 것은 20℃ 내지 50℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 노출된 실리콘 표면은 단결정 실리콘 표면 또는 폴리실리콘 표면인 것 을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 노출된 실리콘 표면을 세정한 후에, 상기 노출된 실리콘 표면 상에 금속 실리사이드막 또는 에피택셜층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 실리콘 기판을 준비하는 것은, 상기 실리콘 기판 상에 상기 실리콘 기판 표면을 선택적으로 노출시키는 게이트 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 게이트 패턴은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 실리콘 기판 상에 절연막을 형성하고,상기 절연막을 관통하는 개구부를 형성하고,아세트산 및 암모늄 아세테이트로 이루어진 완충용액, 요오드계 산화제, 불산 및 물을 포함하는 세정용액을 사용하여 상기 개구부를 갖는 실리콘 기판의 표면 을 세정하는 것을 포함하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 요오드계 산화제는 요오드 및 요오드화 암모늄으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 세정용액은 0.01 내지 2 중량비의 상기 불산, 0.01 내지 30 중량비의 상기 아세트산, 0.01 내지 30 중량비의 상기 암모늄 아세테이트, 0.01 내지 2 중량비의 상기 요오드 및 요오드화 암모늄, 및 90 중량비 이하의 상기 물을 함유하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 세정용액은 3.9 내지 4.9의 pH를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 노출된 실리콘 표면을 세정하는 것은 20℃ 내지 50의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 실리콘 산화막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 절연막을 형성하기 전에, 상기 실리콘 기판 상에 게이트 패턴을 형성하는 것을 더 포함하되, 상기 개구부는 상기 게이트 패턴과 인접한 부분의 상기 실리콘 기판의 표면을 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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