KR100745967B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 제1 산화막, 질화막 및 제2 산화막을 적층하는 단계, 제2 산화막 위에 살리사이드 영역 및 난살리사이드 영역을 정의하는 감광막을 형성하는 단계, 감광막을 마스크로 살리사이드 영역의 제2 산화막을 1차 습식 식각하여 질화막을 노출하는 단계, 감광막을 제거하는 단계, 노출된 질화막을 2차 습식 식각하여 제1 산화막을 노출하는 단계, 노출된 제1 산화막을 3차 습식 식각하여 반도체 기판을 노출하는 단계, 그리고 노출된 반도체 기판 위에 금속막을 형성한 후 열처리하여 살리사이드를 형성하는 단계를 포함한다.
살리사이드, 식각비, 난살리사이드

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 살리사이드를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
일반적으로 반도체 소자는 트랜지스터 영역과 폴리 배선 영역으로 구분할 수 있다.
여기서, 트랜지스터 영역은 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 소자 영역에 소스 및 드레인 및 게이트를 구비하는 트랜지스터를 구비하고 있으며, 배선 영역은 상부에 형성되어 있는 금속 배선과 연결을 이루는 게이트 배선을 구비하고 있다.
이러한 반도체 소자의 제조 공정에서는 소자의 동작 속도가 매우 중요한 요소로 작용하고 동작 속도는 저항이 낮을수록 빠르기 때문에 저항 감소를 위하여 살리사이드(salicide)를 적용하고 있다.
한편, 이러한 살리사이드는 선택적으로 만들어지는 것으로서, 반도체 소자 내의 특정 부분은 높은 저항이 요구될 수 있다. 따라서, 반도체 소자의 특정 부분에는 살리사이드가 존재하지 않는 경우, 즉, 난살리사이드(non-salicide)가 존재할 수 있다.
이러한 살리사이드는 기판 전면에 일정한 두께로 산화막을 형성하고 난살리사이드가 만들어질 영역 위에만 감광막을 형성하고 산화막을 식각하여 난살리사이드 영역에만 산화막이 남도록 한다.
그런 다음, 살리사이드 영역 위에 금속층을 형성하고 열처리 공정을 진행하여 게이트 전극 표면에 살리사이드를 만들고 불필요하게 남아있는 금속층과 산화막을 제거하여 살리사이드와 난살리사이드가 혼재하는 반도체 소자를 완성한다.
그러나 산화막을 식각할 때 건식 식각을 사용하는 경우 플라스마가 하부막을 손상시켜 반도체 소자의 문턱 전압(Vt)과 같은 전기적 특성이 달라질 수 있다. 그리고 습식 식각의 경우 등방석 식각으로 인해서 언더컷(undercut)이 형성될 수 있다.
또한, 습식 식각에 형성되는 언더컷을 최소화하기 위해서 다른 막을 사용하는 경우에 다른 막이 완전히 제거되지 않고 남겨져 소자의 전기적 특성을 감소시키는 문제점이 있다.
따라서 본 발명은 건식 식각과 같이 균일한 식각 특성을 가지면서도 플라스마로 인한 손상이 없는 반도체 소자의 제조 방법을 제공한다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 제1 산화막, 질화막 및 제2 산화막을 적층하는 단계, 제2 산화막 위에 살리사이드 영역 및 난살리사이드 영역을 정의하는 감광막을 형성하는 단계, 감광막을 마스크로 살리사이드 영역의 제2 산화막을 1차 습식 식각하여 질화막을 노출하는 단계, 감광막을 제거하는 단계, 노출된 질화막을 2차 습식 식각하여 제1 산화막을 노출하는 단계, 노출된 제1 산화막을 3차 습식 식각하여 반도체 기판을 노출하는 단계, 그리고 노출된 반도체 기판 위에 금속막을 형성한 후 열처리하여 살리사이드를 형성하는 단계를 포함한다.
1차 습식 식각 및 3차 습식 식각은 24~25℃의 온도에서 BHF로 식각할 수 있다.
2차 습식 식각은 약 160℃의 온도에서 H3PO4로 진행할 수 있다.
제1 산화막 및 제3 산화막은 LP CVD 또는 PE CVD로 형성할 수 있다.
제1 산화막은 200~600Å의 두께로 형성할 수 있다.
제2 산화막은 50~300Å의 두께로 형성할 수 있다.
질화막은 50~300Å의 두께로 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명 하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세히 설명한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 도면이다.
먼저 도 1에 도시한 바와 같이, 반도체 기판(10) 위에 화학 기상 증착 등의 방법으로 제1 산화막(12), 질화막(14) 및 제2 산화막(16)을 형성한다. 반도체 기판(10)은 살리사이드가 형성되는 제1 영역(B)과 살리사이드가 형성되지 않는 제2 영역(A)로 구분된다. 살리사이드가 형성되는 제1 영역(B)은 예를 들어, 반도체 소자의 소스 영역(도시하지 않음), 드레인 영역(도시하지 않음) 등이 될 수 있다.
여기서 제1 산화막(12)은 200~600Å의 두께로 형성하며, 실질적으로 살리사이드가 형성되는 영역을 정의한다. 질화막(14)은 50~300Å의 두께로 형성하며 제1 산화막(12)의 두께를 얇게하여 제1 산화막(12)의 식각 시간을 짧게 하기 위한 막이다. 제2 산화막(16)은 감광막 패턴만으로 질화막(14)을 식각할 때 질화막(14)의 임계 치수(critical dimension, CD)가 달라지는 것을 방지하기 위한 것으로 질화막(14)을 식각하는 하드 마스크(hard mask)로 사용된다. 제2 산화막(18)은 50~300Å의 두께로 형성한다.
제1 산화막 및 제2 산화막은 LP CVD(low pressure chemical vapor deposition) 또는 PE CVD(plasma enhanced chemical vapor deposition) 등으로 형성할 수 있다.
이후, 제2 산화막(16) 위에 감광막 패턴(PR)을 형성한다. 감광막 패턴(16)은 제2 영역(A) 위에 남겨져 제2 영역(A)에 살리사이드가 형성되지 않도록 보호한다.
다음 도 2에 도시한 바와 같이, 감광막 패턴(PR)을 마스크로 제2 산화막(16)을 식각하여 질화막(14)을 노출한다. 제2 산화막(16)은 습식 식각으로 24~25℃의 온도에서 BHF(buffered hydrogen fluoride)로 식각한다.
다음 도 3에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 제2 산화막(16)을 마스크로 질화막(14)을 식각하여 제1 산화막(12)을 노출한다.
이때 질화막(14)은 습식 식각으로 약 160℃의 온도에서 H3PO4로 식각하며 약 5분간 진행한다.
다음 도 4에 도시한 바와 같이, 제2 산화막(16)을 마스크로 제1 산화막(12)을 식각하여 실질적으로 살리사이드가 형성되는 영역을 정의한다. 이때 제1 산화막(12)은 24~25℃의 온도에서 BHF(buffered hydrogen fluoride)로 식각한다.
제1 산화막(12)은 질화막(14)이 형성되기 때문에 충분히 얇은 두께로 형성할 수 있다. 따라서 제1 산화막(12)을 식각하는 시간이 짧아 언더컷(under cut)이 형성되지 않으므로 정확한 크기의 살리사이드를 형성할 수 있다.
다음 도 5에 도시한 바와 같이, 기판(10)에 살리사이드용 금속막을 형성하고 열처리하여 제1 영역(B)에만 살리사이드(18)를 형성한다. 이후 살리사이드화 하지 않은 금속막을 제거한다.
이상 설명한 바와 같이, 본 발명은 살리사이드 영역을 정의하는 절연막을 순차적으로 식각함으로써 습식 식각을 진행하더라도 절연막이 식각된 부분에 언더컷이 형성되는 것을 최소화한다.
따라서 건식 식각으로 인한 플라스마 손상 없이 습식 식각으로도 균일한 전기적 특성을 가지는 반도체 소자를 제조할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 반도체 기판 위에 제1 산화막, 질화막 및 제2 산화막을 적층하는 단계,
    상기 제2 산화막 위에 살리사이드 영역 및 난살리사이드 영역을 정의하는 감광막을 형성하는 단계,
    상기 감광막을 마스크로 상기 살리사이드 영역의 제2 산화막을 1차 습식 식각하여 질화막을 노출하는 단계,
    상기 감광막을 제거하는 단계,
    노출된 상기 질화막을 2차 습식 식각하여 상기 제1 산화막을 노출하는 단계,
    노출된 상기 제1 산화막을 3차 습식 식각하여 상기 반도체 기판을 노출하는 단계, 그리고
    노출된 상기 반도체 기판 위에 금속막을 형성한 후 열처리하여 살리사이드를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 1차 습식 식각 및 상기 3차 습식 식각은 24~25℃의 온도에서 BHF로 식각하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 2차 습식 식각은 160℃의 온도에서 H3PO4로 진행하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 제1 산화막 및 제2 산화막은 LP CVD 또는 PE CVD로 형성하는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 제1 산화막은 200~600Å의 두께로 형성하는 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 제2 산화막은 50~300Å의 두께로 형성하는 반도체 소자의 제조 방법.
  7. 제1항에서,
    상기 질화막은 50~300Å의 두께로 형성하는 반도체 소자의 제조 방법.
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