KR100327426B1 - 반도체 소자의 듀얼 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 동일 기판상에 서로 다른 두께의 게이트 절연층을 효율적으로 형성할 수 있도록한 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 제 1,2 두께의 게이트 절연층 형성 영역을 갖는 반도체 기판의 전면에 산화막층,질화막층을 차례로 형성하는 단계;상기 질화막층의 표면을 열산화시켜 그 표면에 얇은 질화/산화층을 형성하는 단계;상기 제 2 두께의 게이트 절연층 형성 영역에만 남도록 PR 패턴층을 형성하고 이를 마스크로 노출된 제 1 두께의 게이트 절연층 형성 영역의 질화/산화층 및 질화막층을 제거하는 단계;상기 PR 패턴층을 제거하고 제 1 두께의 게이트 절연층 형성 영역의 산화막층을 제거하는 단계;상기 제 2 두께 게이트 절연층 형성 영역의 질화막층을 마스크로 기판 표면에 산화막을 형성하여 제 1 두께의 게이트 절연층을 형성하고 상기 제 2 두께의 게이트 절연층 형성 영역에는 산화막층-질화막층이 적층되는 스택 구조의 제 2 두께의 게이트 절연층이 형성되도록한다.
Description
본 발명은 반도체 소자의 게이트 절연층에 관한 것으로, 특히 동일 기판상에 서로 다른 두께의 게이트 절연층을 효율적으로 형성할 수 있도록한 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서 집적 회로를 구성하는 트랜지스터들의 동작 특성이 다른것이 요구되는 경우 각각 게이트 절연층의 두께가 다르게 제공되어야 한다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 듀얼 게이트 산화막 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도이다.
서로 다른 동작 전압 특성을 갖는 트랜지스터들을 동일 기판상에 형성하기 위하여 다음과 같은 공정으로 제 1 두께의 게이트 절연층과 제 1 두께보다 두꺼운 제 2 두께의 게이트 절연층을 형성한다.
먼저, 도 1a에서와 같이, 반도체 기판(1)의 전면에 1차 산화 공정으로 산화막(2)을 형성한다.
그리고 도 1b에서와 같이, 상기 산화막(2)상에 포토레지스트를 코팅하고 제 2 두께의 게이트 절연층 형성 영역에만 남도록 선택적으로 패터닝하여 PR 패턴층(3)을 형성한다.
이어, 상기 PR 패턴층(3)을 마스크로 노출된 제 1 두께 게이트 절연층 형성 영역의 산화막(2)을 1차 식각 공정으로 일정 두께 제거한다.
그리고 도 1c에서와 같이, 상기 PR 패턴층(3)을 제거하고 상기 단차를 갖고 있는 산화막(2)을 2차 식각하여 제 1 두께 게이트 절연층 형성 영역의 산화막(2)을 완전히 제거하고 제 2 두께 게이트 절연층 형성 영역의 산화막(2)은 일정 두께 남겨지도록 한다.
이어, 도 1d에서와 같이, 전면에 2차 산화 공정을 실시하여 제 1 두께를 갖는 게이트 절연층(4),제 2 두께를 갖는 게이트 절연층(5)을 형성한다.
이와 같은 종래 기술의 듀얼 게이트 절연층 형성 방법은 두꺼운 게이트 절연층이 요구되는 영역과 얇은 게이트 절연층이 요구되는 영역을 구분하여 미리 단차를 갖는 산화막을 형성한후 재산화하여 다른 두께의 절연층을 형성하는 것이다.
여기서, 재산화를 실시하기 전에 산화막이 남겨진 부분이 두꺼운 게이트 절연층이 형성된다.
이와 같은 종래 기술의 듀얼 게이트 산화막 형성 방법은 다음과 같은 문제가 있다.
재산화 공정에서 산화막이 일정 두께 잔류하는 영역과 그렇지 않은 영역에서의 두께 조절이 용이하지 않다.
즉, 잔류하는 산화막의 두께 제어가 정밀하게 이루어져야 하는데, 산화막의 식각율을 정확하게 조절하여 균일한 잔류 산화막을 남기기가 어렵다.
또한, 재산화 과정에서 성장하는 산화막의 두께 균일도는 잔류 산화막의 영향을 받기 때문에 공정의 여유도가 없다.
이와 같은 공정상의 어려움으로 인하여 신뢰성있는 소자 제조가 어렵다.
본 발명은 이와 같은 종래 기술의 듀얼 게이트 산화막 형성의 문제를 해결하기 위하여 안출한 것으로, 동일 기판상에 서로 다른 두께의 게이트 절연층을 효율적으로 형성할 수 있도록한 반도체 소자의 듀얼 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도
도 3은 본 발명에 따른 듀얼 게이트 산화막을 적용한 반도체 소자의 구조 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 산화막층
23. 질화막층 24. 질화/산화층
25. PR 패턴층 26. 제 1 두께의 게이트 절연층
27. 제 2 두께의 게이트 절연층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은 제 1,2 두께의 게이트 절연층 형성 영역을 갖는 반도체 기판의 전면에 산화막층,질화막층을 차례로 형성하는 단계; 상기 질화막층의 표면을 열산화시켜 그 표면에 얇은 질화/산화층을 형성하는 단계; 상기 제 2 두께의 게이트 절연층 형성 영역에만 남도록 PR 패턴층을 형성하고 이를 마스크로 노출된 제 1 두께의 게이트 절연층 형성 영역의 질화/산화층 및 질화막층을 제거하는 단계; 상기 PR 패턴층을 제거하고 제 1 두께의 게이트 절연층 형성 영역의 산화막층을 제거하는 단계; 상기 제 2 두께 게이트 절연층 형성 영역의 질화막층을 마스크로 기판 표면에 산화막을 형성하여 제 1 두께의 게이트 절연층을 형성하고 상기 제 2 두께의 게이트 절연층 형성 영역에는 산화막층-질화막층이 적층되는 스택 구조의 제 2 두께의 게이트 절연층이 형성되도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 듀얼 게이트 산화막 형성 방법을 나타낸공정 단면도이고, 도 3은 본 발명에 따른 듀얼 게이트 산화막을 적용한 반도체 소자의 구조 단면도이다.
본 발명은 질화막을 이용하여 동일 기판상에서 산화막의 두께를 서로 달리하여 형성하는 것이 가능하도록한 것이다.
그 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)의 전면에 산화막층(22)을 형성한다.
그리고 도 2b에서와 같이, 상기 산화막층(22)상에 질화막층(23)을 형성한다.
이어, 도 2c에서와 같이, 상기 산화막층(22)상에 증착된 질화막층(23)의 표면을 열산화시켜 그 표면에 얇은 질화/산화층(24)이 형성되도록 한다.
이와 같은 열산화 공정은 질화막층(23)의 특성을 향상시키기 위한 것이다.
그리고 도 2d에서와 같이, 상기 질화/산화층(24)의 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 제 2 두께의 게이트 절연층 형성 영역에만 남도록 PR 패턴층(25)을 형성한다.
상기 PR 패턴층(25)을 마스크로 노출된 제 1 두께의 게이트 절연층 형성 영역의 질화/산화층(24) 및 질화막층(23)을 제거한다.
이어, 도 2e에서와 같이, 상기 제 1 두께의 게이트 절연층 형성 영역의 질화/산화층(24) 및 질화막층(23)의 제거 공정에서 마스크로 사용된 PR 패턴층(25)을 제거하고 습식 식각 공정으로 제 1 두께의 게이트 절연층 형성 영역의 산화막층(22)과 제 2 두께의 게이트 절연층 형성 영역의 질화/산화층(24)을 제거한다.
그리고 도 2f에서와 같이, 상기 제 2 두께 게이트 절연층 형성 영역의 질화막층(23)을 마스크로 제 1 게이트 절연층 형성 영역의 기판 표면에 제 1 두께의 게이트 절연층(26)을 형성한다.
이때. 제 2 두께의 게이트 절연층 형성 영역의 질화막층(23) 표면에 얇은 산화막층이 형성되며 산화막층(22)-질화막층(23)-얇은 산화막층이 적층되는 스택 구조의 제 2 두께의 게이트 절연층(27)이 형성된다.
이와 같이 제 1,2 두께의 게이트 절연층(26)(27)이 형성된 전면을 700 ~ 1000℃의 온도에서 포스트 산화 어닐(Post-Oxidation-anneal)하여 듀얼 게이트 산화막의 특성을 향상시킨다.
여기서, 제 1 두께의 게이트 절연층(26)은 제 2 두께의 게이트 절연층(27)보다 두께가 얇다.
이와 같은 본 발명에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은 동일칩내에 두께가 서로 다른 산화막을 동시에 형성시켜 얇은 게이트 산화막은 소자의 높은 구동 능력을 필요로하는 회로부의 MOS 트랜지스터에 사용하고 두꺼운 게이트 산화막은 높은 절연 내압이 요구되는 회로부의 MOS 트랜지스터에 사용한다.
즉, 도 3에서와 같이, 동일 기판상에 제 1 두께의 게이트 절연층(26)과 제 2 두께의 게이트 절연층(27)을 형성하고 전면에 게이트 형성용 물질층을 형성한후 선택적으로 패터닝하여 게이트 전극(28a)(28b)을 형성한다.
그리고 게이트 전극(28a)(28b의 측면에 게이트 측벽(29a)(29b)을 형성하고 기판의 표면내에 불순물을 주입하여 소오스/드레인(30a)(30b)(31a)(31b)을 형성한다.
여기서, 제 1 두께의 게이트 절연층(26)을 이용한 소자는 주로 셀 영역의 트랜지스터이고, 제 2 두께의 게이트 절연층(27)을 이용한 소자는 주로 주변 회로 영역의 트랜지스터이다.
이와 같은 발명에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은 다음과 같은 효과가 있다.
산화막 식각량 조절이 필요없고 두께의 균일성이 충분히 확보되어 듀얼 게이트 절연층 형성시의 공정이 복잡하지 않고 실제 양산 적용성이 높다.
또한, 산화막-질화막 적층 구조의 게이트 절연층을 형성하여 게이트 내압 특성을 높일 수 있다.
Claims (4)
- 제 1,2 두께의 게이트 절연층 형성 영역을 갖는 반도체 기판의 전면에 산화막층,질화막층을 차례로 형성하는 단계;상기 질화막층의 표면을 열산화시켜 그 표면에 얇은 질화/산화층을 형성하는 단계;상기 제 2 두께의 게이트 절연층 형성 영역에만 남도록 PR 패턴층을 형성하고 이를 마스크로 노출된 제 1 두께의 게이트 절연층 형성 영역의 질화/산화층 및 질화막층을 제거하는 단계;상기 PR 패턴층을 제거하고 제 1 두께의 게이트 절연층 형성 영역의 산화막층을 제거하는 단계;상기 제 2 두께 게이트 절연층 형성 영역의 질화막층을 마스크로 기판 표면에 산화막을 형성하여 제 1 두께의 게이트 절연층을 형성하고 상기 제 2 두께의 게이트 절연층 형성 영역에는 산화막층-질화막층이 적층되는 스택 구조의 제 2 두께의 게이트 절연층이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
- 제 1 항에 있어서, 상기 PR 패턴층을 제거후에 제 1 두께의 게이트 절연층 형성 영역의 산화막층을 습식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
- 제 2 항에 있어서, 제 1 두께의 게이트 절연층 형성 영역의 산화막층 제거시에 제 2 두께의 게이트 절연층 형성 영역의 질화/산화층이 동시에 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
- 제 1 항에 있어서, 제 1,2 두께의 게이트 절연층이 형성된 전면을 700 ~ 1000℃의 온도에서 포스트 산화 어닐(Post-Oxidation-anneal)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
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