JPS60241267A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特にオフセット
構造のＭＯ８型電界効果トランジスタの製造方法に関す
るものである。

〔背景技術〕

近年のＭＯ８型電界効果トランジスタ（ＭＯＳＦＥＴ”
）では、耐圧の向上を図るために、ソース・ドレイン領
域とゲート電極とを離間形成した所謂オフセット構造が
採用されている。例えば、第１図はその一例であシ、半
導体基板ｌの主面に形成したソース・ドレイン領域２．
２はゲート電極３の側縁に対して微小間隔（オフセット
量）離して形成し、このオフセットにより耐圧の向上を
図る一方、このオフセット領域には低礫度の不純・初層
４，４を構成してゲート電極下のチャネルを形成し得る
ようにしているのである。図中、５は層間絶縁族、６は
Ｍ配線である。

ところでこの種の構造（ＬＤＤ構造と一般に称する）の
製造に際しては、従来第２図囚〜の）に示すプロセスが
利用される。即ち、同図囚のように半導体基板ｌの狭面
酸化族（Ｓ　ｉ　Ｏｓ　）土にゲート電極３をポリシリ
コン等にてパターニング形成した後に不純物を低磯度に
イオン打込みしセル７アラインによりゲート電極３両側
に不純物層４．４を形成する。次いで、同図（６）のよ
うにＣＶＤ法によυ全面にＳｉｏ＠膜７ケ形成した上で
これをＲＩＥ（リアクティブイオンエツチング）法によ
シトライエツチングすることにより、同図（Ｃ）のよう
にゲート電極３の両側にサイドウオール８．８を形成す
る。そして、このサイドウオール８，８を用いたセルフ
ァライン法により不純物を高濃度にイオン打込みするこ
とにより、ゲート電極３に対してオフセットされたソー
ス−ドレイン領域２，２を形成でき、前記第１図のＬＤ
Ｄ構造ＭＯＳ　Ｆ　ＥＴを完成できる（　Ｉ　Ｅ　Ｅ　
Ｂ　Ｔｈａｎｇａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃ−ｔｒ
ｏｎＤｅｖｉｅｅｓｓＶＯＬ　、　ＥＤ−２９＋　ＰＰ
　５９０−５９５ＡＰＲＩＬ１９８２）。

しかしながら、ここに述べたＭＯＳＦＥＴの製造プロセ
スでは、サイドウオール８．８を形成するためのＲＩＥ
時に、第２図（Ｑに示したようにＣＶＤ５ｉＯ，膜７と
共に表面５ｉ０１１！％９も同時にエツチングされるこ
とになシ、ソース・ドレイン該当領域において半導体基
板ｌの表面が直接露呈されるため、エツチング時に基板
１にダメージを発生させ、ＭＯＳＦＥＴの特性劣化を生
じるおそれがある。特にダイナミックＲＡＭのメモリセ
ルとして使用する場合にはりフレッシェ不良の要因とな
る。これを防止するためには表面Ｓ　ｉ　Ｏｌ　Ｊ換を
エツチングさせない必要があるが、前述したプロセスで
は最適なエツチング終点を検出することは困難であシ、
前述の問題を解決することは実質的に不可能である。

〔発明の目的〕

本発明の目的は表面酸化膜を完全にエツチングすること
なくサイドウオールを形成することによυ基板のダメー
ジ発生を防止し、ＭＯＳＦＥＴの特性の向上ないし半導
体装置の信頼性の向上を達成できる半導体装置の製造方
法を捉供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとお勺であるＯ すなわち、表面酸化股上に窒化族を形成した後にポリシ
リコン膜を形成しかつこれをエツチングしてサイドウオ
ールを形成し、更にこのサイドウオールを酸化した上で
ソース・ドレイン領域のイオン打込みを行なうことによ
シ、前記窒化膜をポリシリコンエツチング時のストッパ
として機能させ、表面酸化膜のエツチング防止を図って
基板を保護することによ、９Ｍ０８ＦＥＴの特性の安定
化を図ることができる。

〔実施例〕

第３図（４）〜（０は本発明をＮチャネルオフセット構
造（ＬＤＤ構造）のＭＯＳＦＥＴに適用した実施例のプ
ロセス図であシ、以下、プロセス順に説明する〇 先ず、同図囚のようにＰ型シリコン基板１１の表面にゲ
ート酸化Ｂ！Ａ（Ｓｉｎ、）１２を形成した上にポリシ
リコン膜を形成しかつこれをノくター二／グすることに
よシグート電極１３を形成する。その上で、ＡｓやＰ等
のＮ型不純物をセルファ２イン法によシイオン打込みし
、低濃度の不純物層■１４．１４をゲート電極１３の両
側基板上に形成する。次いで、全面を熱酸化しゲート電
極１３を含む全面に同図（Ｂ）のように５ｉｘｔ膜１５
を形成する。この場合、ＳｉＯｍＪＭｌ　５はＣＶＤ法
によって　・形成してもよい。

次に、このＳｉｎｇ膜１５全１５．雰囲気またはそのプ
ラズマ状態の条件下で加熱し、同図０のようにＳｉｎ、
膜１５の全面に薄い窒化＃！４（ＳｉｍＮ４）１６を形
成する。この窒化Ｊｍ１６もＣＶＤ法によシ形成できる
が、電気的安定性、厚さの均一化、厚さのコントロール
性の点で熱窒化法が有利である。続いて、同図面のよう
に全面にポリ７リコン膜１７をＣＶＤ法により堆積形成
し、これをＲＩＥ法によってエツチングする。これによ
り、同図（ト）のようにゲート電ｉ１３の両側にポリシ
リコンのサイドウオール１８．１８が形成される。そし
て、このＲＩＥ法によるエツチングでは、ポリシリコン
膜１７の下側に窒化族１６が形成されていることから、
ポリシリコンとのエツチングレートの差によシエッチン
グストッパとして作用し、かつ組成の相違によりエツチ
ングの終点検出を容易にかつ正確に行なうことができ、
これにより、ポリシリコン膜１７のみを正確にエツチン
グできる。

なお、ポリシリコンの量化膜に対するエツチングレート
を大きくするため、ポリシリコンを堆積後、リン等の不
純物をイオン打込み、あるいは拡散により導入しても良
い。

その後、オーバエッチイブ制御等によりエツチングを継
続し、或いは別のエツチング処理によシ露呈されている
釜化股１６を同図ＣＦ）のようにエツチング除去する＠
この場合にも、下層の５ｉＯｔ＆（表面５ｆＯｔＪＩＴ
ｈ）１５と窒化族１６とのエツチングレートの相違や組
成の相違によシ、窒化膜１６のみを容易に選択除去でき
、５ｉＯｔＪｊＧ１５を同時にエツチングしてしまうこ
とはない。

次いで、サイドウオールｉｓ、ｉａを酸化してポリシリ
コンを５ｔｏｔＫ＝える。このとき、サイドウオール１
８．１８とゲート電極１３との間には窒化膜１６が残存
しているためサイドウオール１８．１８の酸化進行がＳ
ｉＯ，＃莞１５を通してゲート電極１３に影響すること
はなくゲート電極１３の酸化によるゲート長Ｌｇの低減
が生じることはない〇 しかる上で、同図のようにＡｓ　′ｆｆ：セルファライ
ン法によシイオン打込みして高儂度のＮ型不純物（Ｎ＋
）層、つ壕リソース・ドレイン領域１９．。

１９を形成することによシ、同図（Ｑに示すＬＤＤ構造
のＮチャネルＭＯ８ＦＥＴが完成される。なお、完成さ
れたＭＯＳＦＥＴのソース・ドレイン領域上やゲート電
極上には窒化Ｊ＆Ｇが残されていないので、ＭＯ８ＦＥ
Ｔ％性を低下させることはない。

〔効果〕

（］）基板の表面のＳｉＯｘ膜上に窒化族を形成した上
でポリシリコンの堆積およびＲＩＥによるエツチングを
行ない、その後にこれを酸化してサイドウオール全形成
しているので、ポリシリコンのエツチング時に窒化族を
ストッパとして利用でき、これによシサイドクオールの
形成時にも表面のＳｉＯ＊Ｍがエツチング除去されるこ
とがないため、基板へのダメージを防止することができ
る。

（２）ポリシリコンの下側に窒化膜を形成した状態でポ
リシリコンのエツチングが行なわれるので、エツチング
の終点検出を容易にかつ正確に行なうことができ、エツ
チングにより形成するサイドウオールの寸法を高精度に
管理でき、更にこれをマスクとして形成するＬＤＤ構造
を高精度なものとし、ＭＯＳＦＥＴの特性の安定化、微
細化を図ることができる。

（３）サイドウオールとしてのポリシリコン下側に窒化
膜を残存させることになるため、このポリシリコンの酸
化時に酸化の進行がゲート電極にまで影響することを防
止でき、ゲート電極の長さＬｇの低減全防止し、Ｍ　Ｏ
ＳＦ　Ｅ　Ｔの特性音安定に保持できる。

（４）窒化膜がソース・ドレイン領域やゲート電極上に
残存していないので、ＭＯ３ＦＥＴＷ性に悪影響を与え
ることはない。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨全逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、前述したよ
うに雪化ｊ逆は熱窒化族やＣＶ　Ｄ　Ｍ化Ｒ・、↓が採
用できる。但し、プロセス面では熱！２化膜の方が有利
でめる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネル型のＭＯ
ＳＦＥＴに適用した場合について説明したが、それに限
定されるものではなく、Ｐチャネル型のＭＯＳＦＥＴ、
Ｃ八（Ｏ８等の所龍ＬＤＤ構造のＭＯ８ＦＥＴ全般に適
用することができる。

【図面の簡単な説明】

第１図はＬ　］）　Ｄ構造のＭＯＳＦＥＴの断面図、第
２図（Ａ）〜０は従来の製造方法の工程断面図、第３図
（４）〜（０は本発明の製造方法の工程断面図である。 １１・・・基板、１２・・・ＳｉＯｘ朕、１３・・・ゲ
ート電極、１４・・・不純物層、１５・・・表面ＳｉＯ
ｗｆｌＱ（酸化膜）、１６・・・ｔ：ｉ化膜、１７・・
・ポリシリコン脱、１８・・・サイドウオール、１９・
・・ソース・ドレイン領域。 第　１　図 第　２　図 （ＡＩ

Claims (1)

1. 【特許請求の範囲】 １、　ゲート電極の形成後に第１の不純物イオン打込み
   を行なう工程と、基板やゲート電極上の表面酸化膜上に
   鼠化膜を形成する工程と、態化膜上にポリシリコン股を
   形成しかつこれをＲＩＥ法によりエツチングしてゲート
   電極の両側にサイドウオールを形成する工程と、露呈さ
   れたと１化Ｈ９を除去した後にサイドウオールのポリシ
   リコンを酸化し、かつその上で第２の不純物イオン打込
   みを行なう工程とを備えることを特徴とする半導体装置
   の製造方法。 ２、第１の不純物イオン打込みは低濃度に行ない、第２
   の不純物イオン打込みは高鍛度に行なって夫々オフセッ
   ト領域とソース・ドレイン領域を形成してなる特許請求
   の範囲第１項記載の半導体装置の製造方法０ ３、窒化膜は表面酸化膜を熱窒化して形成してなる特許
   請求の範囲第１項又は第２項記載の半導体装置の製造方
   法・