KR100953489B1 - 반도체소자의 샐리사이드 형성방법 - Google Patents

반도체소자의 샐리사이드 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 샐리사이드 형성방법에 관한 것으로, 본 발명의 사상은 샐리사이드 형성영역과 샐리사이드 블로킹영역이 구분 정의된 반도체기판에 소자분리막, 게이트전극패턴 및 소스/드레인영역을 형성하는 단계, 상기 결과물 전면에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계, 상기 샐리사이드 형성영역의 소자분리막 및 샐리사이드 블로킹영역에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 영역을 제외한 영역에 형성된 상기 제2 절연막을 제거하고, 상기 포토레지스트 패턴을 제거하는 단계, 상기 결과물에서 노출된 제1 절연막을 제거하는 단계, 상기 제1 절연막이 제거된 영역에 실리사이드막을 형성하는 단계를 포함한다. 따라서 샐리사이드 형성 공정시 샐리사이드 블로킹영역의 질화막 및 산화막을 순차적으로 적층하여 샐리사이드 형성영역의 산화막, 질화막을 번갈아 식각하여 제거함으로써, 선택적 샐리사이드 형성 공정시 발생하는 게이트전극패턴 상부의 불량을 방지할 수 있다.
샐리사이드, 샐리사이드 블로킹영역

Description

반도체소자의 샐리사이드 형성방법{Method of forming self align silicide in semiconductor device}
도 1 내지 도 3은 본 발명의 바람직한 실시예인 반도체소자의 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10; 반도체기판 12; 소자분리막
14: 게이트산화막 16: 게이트도전층
20: LDD영역 22: 스페이서
24: 소스/드레인영역 26: 제2 질화막
28: LTO 산화막 30: 실리사이드막
본 발명은 반도체소자의 샐리사이드 형성방법에 관한 것으로, 더욱 상세하게 는 도전층 상부에 선택적으로 형성되는 샐리사이드(self align silicide) 형성방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 게이트의 길이는 0.18㎛이하로 줄어 들게 되고, 이에 따라 소자의 채널저항이 줄어들어 상대적으로 기생저항 성분의 기여도가 커지게 되므로, 전체 저항 중에서 기생저항의 중요도가 커지게 된다. 따라서, 고속도를 요하는 로직 소자에서 게이트의 게이트와 소스/드레인 영역의 저항과 접촉저항을 낮추기 위한 샐리사이드(self aligned silicide) 기술이 필수적이다.
한편, 반도체 소자 제조시 IO(input/output)영역과 같이 높은 저항특성을 요구하는 영역이 존재하게 되는 데, 이 같은 영역을 블로킹하여 특정지역에 실리사이드막의 형성을 막도록 하는 샐리사이드 블로킹(blocking)공정이 진행된다.
샐리사이드 공정의 진행은, 샐리사이드 형성전 게이트전극패턴 및 소스/드레인 영역 등이 형성된 결과물 전면에 절연막을 형성하고, 패턴형성공정을 통해 샐리사이드 블로킹지역의 절연막만 남기고, 샐리사이드 형성영역의 절연막은 제거한 후, 실리사이드막을 형성함으로써, 선택적 샐리사이드공정을 완료한다.
그러나 상기 절연막의 제거를 위한 식각 공정시 건식식각공정을 사용하게 되는 데, 이는 게이트전극 패턴 상부에 식각손상 및 잔류물 등의 불량을 발생하게 하여, 소자의 저항특성을 열화시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 선택적 샐리사이드공정의 형성 공정시 발생하는 소자의 저항특성 열화를 방지할 수 있도록 하는 반도체소자의 샐리사이드 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 샐리사이드 형성영역과 샐리사이드 블로킹영역이 구분 정의된 반도체기판에 소자분리막, 게이트전극패턴 및 소스/드레인영역을 형성하는 단계, 상기 결과물 전면에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계, 상기 샐리사이드 형성영역의 소자분리막 및 샐리사이드 블로킹영역에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 영역을 제외한 영역에 형성된 상기 제2 절연막을 제거하고, 상기 포토레지스트 패턴을 제거하는 단계, 상기 결과물에서 노출된 제1 절연막을 제거하는 단계, 상기 제1 절연막이 제거된 영역에 실리사이드막을 형성하는 단계를 포함한다.
상기 제1 절연막은 질화막으로 형성하는 것이 바람직하다,
상기 제2 절연막은 LTO(low thermal oxide)산화막으로 형성하는 것이 바람직하다.
상기 제1 절연막의 제거는 인산(H3PO4)을 이용한 습식식각공정을 통해 수행하는 것이 바람직하다.
상기 제2 절연막의 제거는 BOE를 이용한 습식식각공정 또는 C4F8가스를 이용한 건식식각공정 중 어느 하나로 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명의 바람직한 실시예인 반도체소자의 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10)상에 게이트 산화막(14), 게이트 도전층(16)을 순차적으로 형성한 후, 상기 게이트도전층(16)의 소정영역에 포토레지스트 패턴(G)을 형성하고 이를 식각마스크로 식각공정을 수행하여 게이트 전극 패턴(G)을 형성한다. 한편, 반도체기판(10)은 게이트 전극 패턴(G) 영역(a)과 이 게이트 전극 패턴(G) 영역 간에 형성되는 소자분리영역인 소자분리막(b)으로 구분 정의된다.
이 게이트 전극 패턴(G)을 이온주입마스크로 이온주입공정을 수행하여 LDD영 역(20)을 형성한다. 이 게이트 전극 패턴(G) 전면에 제1 질화막을 형성한 후 이를 에치백하여 게이트 전극 패턴(G) 측벽에 스페이서(22)를 형성한다.
이 스페이서(22) 및 게이트 전극 패턴(G)을 이온주입마스크로 이온주입공정을 수행하여 소스/드레인영역(24)을 형성한다.
소스 드레인 영역(24)의 형성이 완료된 결과물의 전면에 제2 질화막(26) 및 LTO(low thermal oxide)산화막(28)을 순차적으로 형성한다.
이 제2 질화막(26)은 이후 형성될 콘택형성 식각시 식각정지막으로써 사용되기 때문에 이를 감안하여 증착두께를 형성한다.
이 제2 질화막(26) 및 LTO산화막(28)을 증착한 후 샐리사이드 형성을 방지해야 하는 샐리사이드 블로킹영역(A)과 샐리사이드 형성영역(B)의 소자분리막(b) 상부에 포토레지스트 패턴(PR)을 형성한다.
도 2를 참조하면, 이 결과물의 포토레지스트 패턴(PR)의 형성으로 노출된 LTO 산화막(28)을 제거한다. LTO 산화막(28)의 제거는 BOE를 이용한 습식식각공정이나 C4F8가스를 이용한 건식식각공정을 통해 수행한다.
이어서, 포토레지스트 패턴(PR)을 산소플라즈마공정을 통해 제거되도록 하는 스트립공정을 수행한다.
따라서 제거된 포토레지스트 패턴(PR)에 의해 샐리사이드 형성영역(B)의 소자분리막(b) 및 샐리사이드 블로킹영역(A)에는 적층된 LTO 산화막(28) 및 제2 질화막(26)이 노출되고, 샐리사이드 형성영역(B)에는 제2 질화막(26)이 노출된다.
도 3을 참조하면, 이 결과물에 인산(H3PO4)을 이용한 습식식각공정을 이용하여 제2 질화막(26)을 제거한다. 이로써, 샐리사이드 형성영역(B)의 소자분리막(b) 및 샐리사이드 블로킹영역(A)에는 LTO 산화막(28) 및 제2 질화막(26)이 잔존하고, 샐리사이드 형성영역에는 제2 질화막(26)이 제거된다.
제2 질화막(26)이 제거된 샐리사이드 형성영역(A)에는 즉, 게이트전극패턴(G) 상부, LDD 영역(20) 상부에 실리사이드막(30)을 형성하게 된다.
또한, 샐리사이드 블로킹영역(A)에 콘택홀 형성을 위한 식각 공정시 상기 잔존한 제2 질화막(26)은 식각정지막으로써 역할을 수행하여 하부에 형성된 소자분리막(b) 및 실리사이드막(30)의 손상을 방지할 수 있게 된다.
본 발명에 의하면, 샐리사이드 형성 공정시 샐리사이드 블로킹영역의 질화막 및 산화막을 순차적으로 적층하여 샐리사이드 형성영역의 산화막, 질화막을 번갈아 식각하여 제거함으로써, 선택적 샐리사이드 형성 공정시 발생하는 게이트전극패턴 상부의 불량을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 샐리사이드 형성 공정시 샐리사이드 블로킹영역의 질화막 및 산화막을 순차적으로 적층하여 샐리사이드 형성영역의 산화막, 질화막을 번갈아 식각하여 제거함으로써, 선택적 샐리사이드 형성 공정시 발생하는 게이트전극패턴 상부의 불량을 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 샐리사이드 형성영역과 샐리사이드 블로킹영역이 구분 정의된 반도체기판에 소자분리막, 게이트전극패턴 및 소스/드레인영역을 형성하는 단계;
    상기 결과물 전면에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 샐리사이드 형성영역의 소자분리막 및 샐리사이드 블로킹영역에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 영역을 제외한 영역에 형성된 상기 제2 절연막을 제거한 후, 상기 포토레지스트 패턴을 제거하는 단계;
    상기 결과물에서 노출된 제1 절연막을 제거하는 단계; 및
    상기 제1 절연막이 제거된 영역에 실리사이드막을 형성하는 단계를 포함하는 반도체소자의 샐리사이드 형성방법.
  2. 제1 항에 있어서, 상기 제1 절연막은
    질화막으로 형성하는 것을 특징으로 하는 반도체소자의 샐리사이드 형성방법.
  3. 제1 항에 있어서, 상기 제2 절연막은
    LTO(low thermal oxide)산화막으로 형성하는 것을 특징으로 하는 반도체소자의 샐리사이드 형성방법.
  4. 제1 항에 있어서, 상기 제1 절연막의 제거는
    인산(H3PO4)을 이용한 습식식각공정을 통해 수행하는 것을 특징으로 하는 반도체소자의 샐리사이드 형성방법.
  5. 제1 항에 있어서, 상기 제2 절연막의 제거는
    BOE를 이용한 습식식각공정 또는 C4F8가스를 이용한 건식식각공정 중 어느 하나로 수행하는 것을 특징으로 하는 반도체소자의 샐리사이드 형성방법.
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* Cited by examiner, † Cited by third party
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