KR20030057887A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 듀얼 게이트 산화막의 측벽에 소정의 스페이서를 형성함으로써 듀얼 게이트 산화막의 특성 및 GOI(Gate Oxide Integrity) 특성을 향상시키고, 소오스/드레인 이온 주입 공정시 게이트 산화막의 측벽의 이온 침투를 방지하며, 게이트 전극 패터닝 공정시 플라즈마에 의한 게이트 산화막의 측벽 손상을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제시한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 산화막의 측벽 보론 침투 방지를 위한 고집적 반도체 소자의 듀얼 게이트 산화막(Dual gate oxide) 형성방법에 관한 것이다.
반도체 소자에서 현재 양산중인 CMOS(Complementary Metal-Oxide-Semiconductor)의 게이트 산화막으로는 열산화막(Thermal oxide), 급속 열성장 실리콘 산화막(Rapid thermally grown SiO2)을 사용하고 있다. 최근, 디자인 룰(Design rule)이 감소함에 따라 게이트 산화막의 두께는 실리콘 산화막의 직접 터널링(Direct tunnelling)의 한계가 되는 25 내지 30Å 이하로 줄어드는 추세에 있으며, 0.10㎛ 테크놀로지(Technology)에서는 게이트 산화막으로 30 내지 40Å의 두께가 예상된다. 그러나, 고집적화에 따라 게이트 산화막의 두께를 감소시킬 경우 직접 터널링에 의한 오프-커런트(Off currennt)의 증가로 인해 소자의 정적 전력소모(Static power consumption)가 증가하여 소자 동작에 나쁜 영향을 미치게 된다.
도 1a 내지 도 1f는 종래 기술에 따른 듀얼(Dual) 게이트 전극의 형성방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 일반적으로 반도체 소자는 외부로부터 고전압 또는 저전압을 입력받아 구동하는데, 크게 고전압에서 구동되는 고전압 소자와 저전압에서 구동되는 저전압 소자로 분리한다. 이에 따라, 반도체 기판(10)은 고전압 소자와 저전압 소자를 동시에 구현하기 위해 고전압 소자가 형성되는 영역(고전압 소자 영역)과 저전압 소자가 형성되는 영역(저전압 소자 영역)으로 분리하며, 각각의 영역은 회로 설계시에 결정된다.
고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(10)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한다. 이때, 반도체 기판(10)은 활성영역과 비활성영역(즉, 소자 분리막영역)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 활성영역에 웰 영역(14)을 형성한다.
도 1b 및 도 1c를 참조하면, 전체 구조 상부에 습식 산화공정(Wet oxidation)을 실시하여 듀얼 게이트 산화막중 두께가 두꺼운 제 1 게이트 산화막(16)을 형성한다. 이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 저전압 소자 영역이오픈(Open) 되도록 포토레지스트 패턴(18)을 형성한다. 이어서, 포토레지스트 패턴(18)을 마스크로 이용한 식각공정을 실시하여 제 1 게이트 산화막(16)을 패터닝함으로써 고전압 소자 영역의 활성영역 상에만 제 1 게이트 산화막(16)이 형성된다.
도 1d를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(18)을 제거한 후 저전압 소자 영역의 활성영역 상에 NO 가스를 이용한 열 산화공정을 실시하여 듀얼 게이트 산화막중 두께가 얇은 제 2 게이트 산화막(20)을 형성한다. 이때, 제 2 게이트 산화막(20)은 질화층(20a)과 산화층(20b)의 적층 구조로 형성되는데, 질화층(20a)는 열 산화공정시 NO 가스와 반도체 기판(10)의 실리콘이 반응하여 산화층(20b)과 반도체 기판(10) 간의 계면에 형성된다.
도 1e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(22) 및 제 1 게이트 산화막(16)과 폴리실리콘층(22) 및 제 2 게이트 산화막(20)을 순차적으로 식각하여 고전압 소자 영역의 활성영역 상에는 고전압 소자용 제 1 게이트 전극(24)을 형성하고, 저전압 소자 영역의 활성영역 상에는 저전압 소자용 제 2 게이트 전극(26)를 형성한다. 이로써, 제 1 게이트 전극(24)과 제 2 게이트 전극(26)를 포함하는 듀얼 게이트 전극이 형성된다.
도 1f를 참조하면, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(28)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(24 및 26)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(24 및 26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(32)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(32)과 제 1 및 제 2 게이트 전극(24 및 26) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(34)를 형성한다.
상기에서 설명한 바와 같이, 종래 기술에서는 듀얼 게이트 산화막을 형성할 때 두께가 두꺼운 제 1 게이트 산화막을 습식 산화공정을 통해 형성하고, 포토리소그래피(Photolithography) 공정을 실시하여 패터닝한 후 스트립공정을 실시하여 제거한다. 이어서, NO 가스 분위기에서 열 산화공정을 실시하여 두께가 얇은 제 2 게이트 산화막을 형성하고 있다.
그러나, 반도체 소자의 회로 선폭이 점점 감소하여 게이트 산화막의 두께가 점점 감소함에 따라 게이트 산화막의 접접 터널링(Direct tunneling), 소오스/드레인 이온 공정시 이온 침투, 특히 P-타입에서의 보론 침투(Boron penetration) 및 게이트 패터닝시 플라즈마에 의한 손상 등의 문제가 발생한다. 이로 인해, 제 1 게이트 산화막의 특성(Quality)이 저하되어 GOI(Gate Oxide Integration) 특성에 악영향을 미치게 되며, 향후 고집적, 고성능의 반도체 소자를 구현하는데 많은 문제점을 발생시킨다. 또한, 공정 마진 확보 및 프로세스 감소 측면에서도 많은 문제점을 발생시킨다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 듀얼 게이트 산화막의 특성 및 GOI(Gate Oxide Integrity) 특성을 향상시키고, 소오스/드레인 이온 주입 공정시 게이트 산화막의 측벽의 이온 침투를 방지하며, 게이트 전극 패터닝 공정시 플라즈마에 의한 게이트 산화막의 측벽 손상을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 듀얼 게이트 전극의 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 전극의 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 웰 영역 16, 116 : 제 1 게이트 산화막
20, 120 : 제 2 게이트 산화막 22, 122 : 폴리실리콘층
24, 126 : 제 1 게이트 전극 26, 128 : 제 2 게이트 전극
28, 130 : 저농도 접합영역 30 : 스페이서
32, 134 : 고농도 접합영역 34, 136 : 살리사이드
106 : 열 산화막 110 : 희생 산화막
112 : 질화막 114 : 제 1 스페이서
132 : 제 2 스페이서
18, 108, 118, 124 : 포토레지스트 패턴
상술한 목적을 달성하기 위해 본 발명은 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판; 상기 고전압 소자 영역의 반도체 기판 상에 형성되며, 양측벽에 스페이서가 형성된 제 1 게이트 산화막; 상기 저전압 소자 영역의 반도체 기판 상에 형성되며, 양측벽에 스페이서가 형성된 제 2 게이트 산화막; 상기 제 1 게이트 산화막 상에 형성되는 제 1 게이트 전극; 상기 제 2 게이트 산화막 상에 형성되는 제 2 게이트 전극; 및 상기 제 1 및 제 2 게이트 전극 양측의 상기 반도체 기판에 형성되는 소오스/드레인 영역을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판을 제공한 후 상기 반도체 기판을 활성 및 비활성 영역으로 분리하기 위한 소자 분리막을 형성하는 단계; 상기 활성영역의 소정 부위가 오픈되도록 상기 소자 분리막 상에 희생층을 형성하는 단계; 상기 희생층의 양측벽에 스페이서를 형성하는 단계; 상기 고전압 소자 영역의 활성영역중 상기 희생층 사이로 오픈되는 부위에 제 1 게이트 산화막을 형성하는 단계; 상기 저전압 소자 영역의 활성영역중 상기 희생층 사이로 오픈되는 부위에 제 2 게이트 산화막을 형성하는 단계; 전체 구조 상부에 폴리실리콘층을 형성한 후 식각공정을 실시하여 상기 고전압 소자 영역 상에 제 1 게이트 전극을 형성하는 동시에 상기 저전압 소자 영역 상에 제 2 게이트 전극을 형성하는 단계; 및 상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 듀얼 게이트 산화막 형성방법을 설명하기 위한 반도체 소자의 단면도이다.
도 2a를 참조하면, 고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(100)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한다. 이때, 반도체 기판(100)은 활성영역과 비활성영역(즉, 소자 분리막)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(100)의 활성영역에 웰 영역(104)을 형성한다.
도 2b를 참조하면, 전체 구조 상부에 습식 산화공정을 실시하여 희생 산화막용 열 산화막(106)을 증착한다. 여기서, 열 산화막(106)은 후속 게이트 산화막용 제 1 스페이서 형성시 반도체 기판(100)의 스트레스(Stress)를 완화시키기 위해 300 내지 400Å의 두께로 증착된다.
도 2c 및 도 2d를 참조하면, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 고전압 소자 영역 및 저전압 소자 영역의 활성영역이 오픈(Open) 되도록 포토레지스트 패턴(108)을 형성한다. 이어서, 포토레지스트 패턴(108)을 마스크로 이용한 식각공정을 실시하여 열 산화막(106)을 패터닝함으로써 고전압 소자 영역 및 저전압 소자 영역의 비활성영역, 즉 소자 분리막(102)을 제외한 활성영역 상에만 희생 산화막(110)이 형성된다.
도 2e 및 도 2f를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(108)을 제거한 후 고전압 소자 영역 및 저전압 소자 영역을 포함한 전체 구조 상부에 제 1 스페이서용 질화막(112)을 100 내지 150Å의 두께로 증착한다. 이어서, 인산(H2PO4)을 이용한 식각공정을 실시하여 질화막(112)을 식각함으로써 희생 산화막(110)의 양측벽에 제 1 스페이서(114)가 형성된다.
도 2g를 참조하면, 전체 구조 상부에 습식 산화공정을 실시하여 고전압 소자 영역 및 저전압 소자 영역에 형성된 제 1 스페이서(114) 사이로 오픈되는 활성영역상에 듀얼 게이트 산화막중 두께가 두꺼운 제 1 게이트 산화막(116)을 형성한다.
도 2h를 참조하면, 저전압 소자 영역의 제 1 스페이서(114) 사이에 형성된 제 1 게이트 산화막(116)이 오픈되도록 전체 구조 상부에 포토레지스트 패턴(118)을 형성한다. 이어서, 이 포토레지스트 패턴(118)을 이용한 식각공정을 실시하여 포토레지스트 패턴(118)에 의해 오픈되는 저전압 소자 영역의 제 1 게이트 산화막(116)을 제거한다. 이로써, 제 1 게이트 산화막(116)은 고전압 소자 영역에만 형성된다.
도 2i를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(118)을 제거한 후 전체 구조 상부에 NO 가스를 이용한 열 산화공정을 실시함으로써 저전압 소자 영역의 제 1 스페이서(114) 사이로 오픈되는 활성영역을 포함한 희생 산화막(110) 상에 듀얼 게이트 산화막중 두께가 얇은 제 2 게이트 산화막(120)이 형성된다. 이때, 저전압 소자 영역의 제 1 스페이서(114) 사이로 오픈되는 활성영역 상에 제 2 게이트 산화막(120)이 형성된다. 또한, 제 2 게이트 산화막(120)은 질화층(120a)과 산화층(120b)의 적층 구조로 형성되는데, 질화층(120a)는 열 산화공정시 NO 가스와 반도체 기판(100)의 실리콘이 반응하여 산화층(120b)과 반도체 기판(100) 간의 계면에 형성된다. 이로써, 저전압 소자 영역에는 질화층(120a)와 산화층(120b)으로 이루어진 질화 프로파일(Nitrogen profile)을 갖는 제 2 게이트 산화막(120)이 형성된다.
도 2j를 참조하면, 고전압 소자 영역 및 저전압 소자 영역을 포함한 전체 구조 상부에 게이트 전극용 폴리실리콘층(122)을 증착한 후 상기 폴리실리콘층(122)을 패터닝하는 동시에 희생 산화막(110)을 제거하기 위해 상기 희생 산화막(110)과 대응되는 부위가 오픈되도록 포토레지스트 패턴(126)을 형성한다.
도 2k를 참조하면, 상기 포토레지스트 패턴(124)을 마스크로 이용한 식각공정을 실시하여 폴리실리콘층(122)을 패터닝함과 아울러 희생 산화막(110)을 제거함으로써 고전압 소자 영역에는 제 1 게이트 전극(126)이 형성되고, 저전압 소자 영역에는 제 2 게이트 전극(128)이 형성된다. 이로써, 제 1 게이트 전극(126) 및 제 2 게이트 전극(128)으로 이루어진 듀얼 게이트 전극이 형성된다. 여기서, 제 1 게이트 전극(126)은 제 1 스페이서(114), 제 1 게이트 산화막(116) 및 폴리실리콘층(122)으로 이루어지며, 제 2 게이트 전극(128)은 제 1 스페이서(114), 제 2 게이트 산화막(120) 및 폴리실리콘층(122)으로 이루어진다.
도 2l을 참조하면, 고전압 소자 영역 및 저전압 소자 영역의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(130)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(126 및 128)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(126 및 128)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 제 2 스페이서(132)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(136)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(134)과 제 1 및 제 2 게이트 전극(126 및 128) 상에살리사이드(Self Aligned Silicide; SALICIDE)(134)를 형성한다.
본 발명은 듀얼 게이트 산화막의 측벽에 소정의 스페이서를 형성함으로써 듀얼 게이트 산화막의 특성 및 GOI(Gate Oxide Integrity) 특성을 향상시키고, 소오스/드레인 이온 주입 공정시 게이트 산화막의 측벽의 이온 침투를 방지하며, 게이트 전극 패터닝 공정시 플라즈마에 의한 게이트 산화막의 측벽 손상을 방지할 수 있다.

Claims (7)

  1. 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판;
    상기 고전압 소자 영역의 반도체 기판 상에 형성되며, 양측벽에 스페이서가 형성된 제 1 게이트 산화막;
    상기 저전압 소자 영역의 반도체 기판 상에 형성되며, 양측벽에 상기 스페이서가 형성된 제 2 게이트 산화막;
    상기 제 1 게이트 산화막 상에 형성되는 제 1 게이트 전극;
    상기 제 2 게이트 산화막 상에 형성되는 제 2 게이트 전극; 및
    상기 제 1 및 제 2 게이트 전극 양측의 상기 반도체 기판에 형성되는 소오스/드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 스페이서는 전체 구조 상부에 질화막을 100 내지 150Å의 두께로 형성한 후 인산 용액을 이용한 식각공정을 통해 형성되는 것을 특징으로 하는 반도체 소자.
  3. 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판을 제공한후 상기 반도체 기판을 활성 및 비활성 영역으로 분리하기 위한 소자 분리막을 형성하는 단계;
    상기 활성영역의 소정 부위가 오픈되도록 상기 소자 분리막 상에 희생층을 형성하는 단계;
    상기 희생층의 양측벽에 스페이서를 형성하는 단계;
    상기 고전압 소자 영역의 활성영역중 상기 희생층 사이로 오픈되는 부위에 제 1 게이트 산화막을 형성하는 단계;
    상기 저전압 소자 영역의 활성영역중 상기 희생층 사이로 오픈되는 부위에 제 2 게이트 산화막을 형성하는 단계;
    전체 구조 상부에 폴리실리콘층을 형성한 후 식각공정을 실시하여 상기 고전압 소자 영역 상에 제 1 게이트 전극을 형성하는 동시에 상기 저전압 소자 영역 상에 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 희생층은 열 산화막으로 300 내지 400Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 스페이서는 전체 구조 상부에 질화막을 100 내지 150Å의 두께로 형성한 후 인산 용액을 이용한 식각공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 3 항에 있어서,
    상기 제 2 게이트 산화막은 NO 가스를 이용한 열처리 공정을 통해 질화층과 산화층으로 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 질화층은 상기 반도체 기판과 상기 산화층 간의 계면에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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