KR100469915B1 - 듀얼게이트전극제조방법 - Google Patents
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Abstract
본 발명은 듀얼(dual) 게이트 전극 제조방법에 관한 것으로, 메모리(memory)부와 로직부(logic)를 한칩내에 구비하는 엠.엠.엘.(merged memory logic, 이하 MML 이라 함) 소자의 게이트 전극형성 공정에서 상기 메모리부와 로직부의 게이트 절연막과 트랜지스터의 크기를 서로 다르게 형성하고, 상기 메모리부에 형성되는 게이트 전극에서는 폴리사이드(polycide) 전극을 그대로 이용하여 낮은 누설전류 특성을 갖게 하고, 로직부에 형성되는 게이트 전극은 살리사이드(salicide) 전극을 이용하여 고속, 고전류 특성을 갖게함으로써 반도체소자의 동작 속도, 수율 및 전기적 특성을 향상시키는 기술이다.
Description
본 발명은 MML 소자에서의 듀얼 게이트 전극 제조방법에 관한 것으로, 특히 메모리부와 로직부의 트랜지스터를 분리하여 형성하는 기술에 관한 것이다.
종래에는 MML 소자의 메모리부와 로직부의 트랜지스터를 형성할 때, 상기 메모리부와 동일한 방법으로 상기 로직부의 트랜지스터를 형성하고, 후속 일부 공정만을 변경하였다.
상기와 같이 종래기술에 따른 듀얼 게이트 전극 제조방법은, 실질적인 MML 소자의 특성을 구현하기 어렵고, 고속(high speed), 고전류(high current)를 요구하는 로직부의 특성을 제대로 살릴 수 없는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, MML 소자의 제조공정에서 메모리부와 로직부의 게이트 절연막과 트랜지스터의 크기를 서로 다르게 형성하고, 상기 메모리부에 형성되는 게이트 전극에서는 폴리사이드 전극을 그대로 이용하여 낮은 누설전류 특성을 갖게 하고, 로직부에 형성되는 게이트 전극은 실리사이드 전극을 이용하여 반도체소자의 동작속도 향상 및 전기적 특성을 향상시키는 듀얼 게이트 전극 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트 전극 제조방법은,
로직부와 메모리부를 구비하는 반도체기판에 소자분리막을 형성하는 공정과,
상기 반도체기판의 메모리부 상부에 제1게이트 절연막, 폴리사이드 및 마스크 절연막의 적층구조를 갖는 제1게이트 전극을 형성하는 공정과,
상기 반도체기판의 로직부 상부에 제2게이트 절연막 및 도전층 구조를 갖는 제1게이트 전극을 형성하는 공정과,
상기 반도체 기판의 제1 및 제2게이트 전극 양측에 저농도 이온 주입공정을 수행하는 공정과,
상기 제1 및 제2게이트 전극 측벽에 제1절연막 스페이서를 형성하는 공정과,
상기 제1절연막 스페이서를 마스크로 고농도 이온 주입공정을 수행하여 LDD 소오스/드레인 영역을 형성하는 공정과,
상기 구조 상부에 제2절연막을 형성하는 공정과,
상기 구조 상부에 메모리부를 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 마스크로 제2절연막을 식각하여 상기 로직부의 제2게이트 전극의 양측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 제2게이트 전극 및 소오스/드레인 전극의 상부에 Ti를 증착하는 공정과,
질소분위기에서 제1차열공정을 실시하고, TiN 을 제거한 후, 제2차열처리공정을 실시하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 10 는 본 발명에 따른 듀얼 게이트 전극 제조방법을 도시한 단면도이다.
먼저, 메모리부(A)와 로직부(B)를 갖는 반도체기판(11) 상부에 소자분리 역역으로 예정된 부분에 소자분리 산화막(13)을 형성한다.
다음, 상기 반도체기판(11)의 활성영역으로 예정된 부분에 제1게이트 산화막(15)을 형성하고, 그 상부에 제1도전층(17), 텅스텐실리사이드층(19), 마스크 절연막(21) 및 반사방지막(23)을 순차적으로 형성한다.
그 다음, 상기 구조 상부에 상기 반도체기판(11)의 메모리부(A)를 보호하는 제1감광막 패턴(25)을 형성하고, 상기 제1감광막 패턴(25)을 식각마스크로 사용하여 상기 로직부(B)에 위치하는 반사방지막(23), 마스크 절연막(21), 텅스텐실리사이드층(19), 제1도전층(17) 및 제1게이트 절연막(15)을 제거한다. (도 2참조)
그리고, 상기 제1감광막 패턴(25)을 제거한 다음, 상기 로직부(B)의 활성영역에 제2게이트 절연막(29)을 형성한 후, 상기 반도체기판(11) 상부 전면에 제2도전층(27)을 형성한다. (도 3참조)
다음, 상기 반도체기판(11)의 메모리부(A)와 상기 로직부(B)의 게이트 전극으로 예정된 부분을 보호하는는 제2감광막 패턴(31)을 형성한다 (도 4참조)
그 다음, 상기 제2감광막 패턴(31)을 식각마스크로 사용하여 상기 메모리부(A) 및 로직부(B)의 제2도전층(27)을 식각하고, 상기 제2감광막 패턴(31)을 제거한다. 이때, 상기 메모리부(A)의 제2도전층(27)은 모두 제거되고, 상기 로직부(B)에는 게이트 전극 패턴이 형성된다. (도 5참조)
그리고, 상기 반도체기판(11)의 메모리부(A)에 게이트 전극으로 예정된 부분 및 상기 로직부(B)를 보호하는 제3감광막 패턴(33)을 형성한다. (도 6참조)
다음, 상기 제3감광막 패턴(33)을 식각마스크로 사용하여 상기 메모리부(A)의 반사방지막(23), 마스크 절연막(21), 텅스텐실리사이드층(19), 제1도전층(17) 및 제1게이트 절연막(15)을 제거하여 게이트 전극 패턴을 형성한다.
그 후, 상기 제3감광막 패턴(33)을 제거한다.
그 다음, 상기 공정으로 형성된 메모리부(A) 및 로직부(B)의 게이트 전극 패턴의 양측 반도체기판(11)에 저농도 불순물 이온을 소오스/드레인 영역에 도핑하여 LDD 영역(35)을 형성한다. 여기서, 상기 LDD 영역(35)을 형성하는 공정시 상기 메모리부(A)에는 전면적으로 저농도 불순물 이온을 주입하지만, 상기 로직부(B)에는 원하는 부분에만 이온이 주입되도록 마스크 작업을 실시한다. (도 7참조)
다음, 상기 구조 전면에 제1절연막(37)을 도포하고, 전면식각공정을 실시하여 상기 반사방지막(23) 패턴, 마스크 절연막(21) 패턴, 텅스텐실리사이드(19) 패턴, 제1도전층(17) 패턴 및 게이트 산화막(15) 패턴의 양측벽에 제1절연막(37) 스페이서를 형성한다. (도 8참조)
다음, 상기 메모리부(A) 및 로직부(B)의 게이트 전극의 양측 반도체기판(11)에 고농도 불순물 이온을 도핑하여 소오스/드레인 전극(43)을 형성한다. 이때, 상기 메모리부(A)와 로직부(B)에 주입하는 이온의 농도 및 이온주입 에너지를 달리하여 이온을 주입한 다음, 열공정을 실시하여 주입된 이온이 활성화되도록 한다.
그리고, 상기 구조 전면에 제2절연막(39)을 형성한 다음, 상기 메모리부(A)를 보호하는 제4감광막 패턴(41)을 형성한 후, 상기 제4감광막 패턴(41)을 식각마스크로 사용하여 상기 로직부(B)의 제2절연막(39)을 전면식각하여 제2절연막(39) 스페이서를 로직부(B)의 제1절연막(37) 스페이서의 측면에 형성한다. (도 9참조)
다음, 상기 제4감광막 패턴(41)을 제거하고, 전면에 Ti(도시안됨)를 증착한다.
그 다음, N2 분위기에서 제1차열처리 공정을 실시하면 상기 Ti 는 반도체기판(11)과 반응하여 TiSi2 로 되고, 그 외에 절연막에 접촉된는 부분은 TiN 으로 된다.
그 후, 상기 TiN 을 제거하여 상기 로직부(B)에만 TiSi2 를 형성한다. 이때, 상기 TiN과 TiSi2 는 식각선택비가 매우 커서 마스크공정없이 제거할 수 있다.
다음, 제2차열처리 공정을 실시한다. (도 10참조)
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, 메모리부와 로직부를 한칩내에 구비하는 MML 소자의 게이트 전극형성 공정에서 상기 메모리부와 로직부의 게이트 절연막과 트랜지스터의 크기를 서로 다르게 형성하고, 상기 메모리부에 형성되는 게이트 전극에서는 폴리사이드 전극을 그대로 이용하여 낮은 누설전류 특성을 갖게 하고, 로직부에 형성되는 게이트 전극은 실리사이드 전극을 이용하여 고속, 고전류 특성을 갖게함으로써 반도체소자의 동작 속도, 수율 및 전기적 특성을 향상시키는 이점이 있다.
도 1 내지 도 10 는 본 발명에 따른 듀얼 게이트 전극 제조방법을 도시한 단면도.
〈 도면의 주요부분에 대한 부호의 설명 〉
11 : 반도체기판 13 : 소자분리 산화막
15 : 제1게이트 절연막 17 : 제1도전층
19 : 텅스텐실리사이드층 21 : 마스크 절연막
23 : 반사방지막 25 : 제1감광막 패턴
27 : 제2도전층 29 : 제2게이트 절연막
31 : 제2감광막 패턴 33 : 제3감광막 패턴
35 : LDD 영역 37 : 제1절연막 스페이서
39 : 제2절연막 41 : 제4감광막 패턴
43 : 소오스/드레인 전극 45 : TiSi2
A : 메모리부 B : 로직부
Claims (2)
- 로직부와 메모리부를 구비하는 반도체기판에 소자분리막을 형성하는 공정과,상기 반도체기판의 메모리부 상부에 제1게이트 절연막, 폴리사이드 및 마스크 절연막의 적층구조를 갖는 제1게이트 전극을 형성하는 공정과,상기 반도체기판의 로직부 상부에 제2게이트 절연막 및 도전층 구조를 갖는 제1게이트 전극을 형성하는 공정과,상기 반도체 기판의 제1 및 제2게이트 전극 양측에 저농도 이온 주입공정을 수행하는 공정과,상기 제1 및 제2게이트 전극 측벽에 제1절연막 스페이서를 형성하는 공정과,상기 제1절연막 스페이서를 마스크로 고농도 이온 주입공정을 수행하여 LDD 소오스/드레인 영역을 형성하는 공정과,상기 구조 상부에 제2절연막을 형성하는 공정과,상기 구조 상부에 메모리부를 보호하는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 마스크로 제2절연막을 식각하여 상기 로직부의 제2게이트 전극의 양측벽에 제2절연막 스페이서를 형성하는 공정과,상기 감광막 패턴을 제거하는 공정과,상기 제2게이트 전극 및 소오스/드레인 전극의 상부에 Ti를 증착하는 공정과,질소분위기에서 제1차열공정을 실시하고, TiN 을 제거한 후, 제2차열처리공정을 실시하는 공정을 포함하는 것을 특징으로 하는 듀얼 게이트 전극 제조방법.
- 제 1 항에 있어서,상기 소오스/드레인 전극을 형성하는 공정시 메모리부와 로직부에 주입하는 이온의 농도 및 이온주입 에너지를 달리하여 이온을 주입하고, 열공정을 실시하는 것을 특징으로 하는 듀얼 게이트 전극 제조방법.
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