JPH05190811A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05190811A JPH05190811A JP4025758A JP2575892A JPH05190811A JP H05190811 A JPH05190811 A JP H05190811A JP 4025758 A JP4025758 A JP 4025758A JP 2575892 A JP2575892 A JP 2575892A JP H05190811 A JPH05190811 A JP H05190811A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 周辺ＭＯＳトランジスタを損傷させず，上部
電極層であるコントロールゲートの損傷がないＥＰＲＯ
Ｍを製造する方法を提供する。 【構成】 メモリセルＭＯＳトランジスタ領域２０のコ
ントロールゲート部２１をエッチングして形成する際，
周辺ＭＯＳトランジスタ領域１０をチタン膜２５で被覆
して保護膜とする。さらにこのチタン膜２５シリサイド
化したチタンシリサイド膜６７Ａ，６５，６７Ｂを保護
膜としてフローティングゲート部２７をエッチングす
る。チタン膜２５およびチタンシリサイド膜６７Ａ，６
７Ｂ，６５は選択比が大きく，周辺ＭＯＳトランジスタ
領域１０を損傷させない。チタン膜２５に代えてタング
ステン膜１２５を用いることができる。
電極層であるコントロールゲートの損傷がないＥＰＲＯ
Ｍを製造する方法を提供する。 【構成】 メモリセルＭＯＳトランジスタ領域２０のコ
ントロールゲート部２１をエッチングして形成する際，
周辺ＭＯＳトランジスタ領域１０をチタン膜２５で被覆
して保護膜とする。さらにこのチタン膜２５シリサイド
化したチタンシリサイド膜６７Ａ，６５，６７Ｂを保護
膜としてフローティングゲート部２７をエッチングす
る。チタン膜２５およびチタンシリサイド膜６７Ａ，６
７Ｂ，６５は選択比が大きく，周辺ＭＯＳトランジスタ
領域１０を損傷させない。チタン膜２５に代えてタング
ステン膜１２５を用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の集積度の向上にともな
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこに製造されるＭＯＳトランジスタ
の構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこに製造されるＭＯＳトランジスタ
の構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
【０００３】ＥＰＲＯＭの基本回路としては，たとえ
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
９を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
９を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
【０００４】図９（Ａ）に図解したように，複数のメモ
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上に二酸化シリコン（ＳｉＯ2 ）
のゲート酸化膜３が形成され，ゲート酸化膜３の上にタ
ングステン（Ｗ）ポリサイド層（またはポリシリコン
層）５が形成され，さらに二酸化シリコン膜７が形成さ
れ，その上にさらにＷポリサイド層（またはポリシリコ
ン層）１１が形成される。周辺ＭＯＳトランジスタ領域
１０にはＭＯＳトランジスタのゲート電極層を形成する
ため，周辺ＭＯＳトランジスタのゲート形成領域の上部
にホトレジスト膜１５が配設される。同様に，メモリセ
ルＭＯＳトランジスタ領域２０にコントロールゲートを
形成するため，コントロールゲート形成領域の上部にホ
トレジスト膜１７が配設される。
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上に二酸化シリコン（ＳｉＯ2 ）
のゲート酸化膜３が形成され，ゲート酸化膜３の上にタ
ングステン（Ｗ）ポリサイド層（またはポリシリコン
層）５が形成され，さらに二酸化シリコン膜７が形成さ
れ，その上にさらにＷポリサイド層（またはポリシリコ
ン層）１１が形成される。周辺ＭＯＳトランジスタ領域
１０にはＭＯＳトランジスタのゲート電極層を形成する
ため，周辺ＭＯＳトランジスタのゲート形成領域の上部
にホトレジスト膜１５が配設される。同様に，メモリセ
ルＭＯＳトランジスタ領域２０にコントロールゲートを
形成するため，コントロールゲート形成領域の上部にホ
トレジスト膜１７が配設される。
【０００５】図９（Ｂ）に図解したように，レジスト膜
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および二酸化シリコン膜７が除去される。Ｗポ
リサイド層５のうち残った部分が周辺ＭＯＳトランジス
タゲート部１９となる。メモリセルＭＯＳトランジスタ
領域２０においても，レジスト膜１７の下部を除くＷポ
リサイド層１１および二酸化シリコン膜７が除去され
る。残ったＷポリサイド層１１がコントロールゲート部
２１となる。ドライエッチングにより，レジスト膜１５
およびレジスト膜１７の頭部隅が相当除去され，頭部が
丸くなる。
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および二酸化シリコン膜７が除去される。Ｗポ
リサイド層５のうち残った部分が周辺ＭＯＳトランジス
タゲート部１９となる。メモリセルＭＯＳトランジスタ
領域２０においても，レジスト膜１７の下部を除くＷポ
リサイド層１１および二酸化シリコン膜７が除去され
る。残ったＷポリサイド層１１がコントロールゲート部
２１となる。ドライエッチングにより，レジスト膜１５
およびレジスト膜１７の頭部隅が相当除去され，頭部が
丸くなる。
【０００６】図９（Ｃ）に図解したように，さらにホト
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにしてメモリセルＭＯＳトラン
ジスタ領域２０の上部から再びエッチングを行う。これ
により，メモリセルＭＯＳトランジスタ領域２０におけ
るレジスト膜５１は破線で示した部分１７Ｂが除去され
る。さらにエッチングが進むと，図９（Ｄ）に示したよ
うに，メモリセルＭＯＳトランジスタ領域２０のレジス
ト膜１７Ａの下部のＷポリサイド層５およびゲート酸化
膜３がレジスト膜１７を除いて除去されて，フローティ
ングゲート部２７が形成される。
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにしてメモリセルＭＯＳトラン
ジスタ領域２０の上部から再びエッチングを行う。これ
により，メモリセルＭＯＳトランジスタ領域２０におけ
るレジスト膜５１は破線で示した部分１７Ｂが除去され
る。さらにエッチングが進むと，図９（Ｄ）に示したよ
うに，メモリセルＭＯＳトランジスタ領域２０のレジス
ト膜１７Ａの下部のＷポリサイド層５およびゲート酸化
膜３がレジスト膜１７を除いて除去されて，フローティ
ングゲート部２７が形成される。
【０００７】その後，図１０に示すように，周辺ＭＯＳ
トランジスタ・ソース領域３１およびドレーン領域３２
をＬＤＤイオンインプランテーションによって形成し
て，周辺ＭＯＳトランジスタゲート部１９に二酸化シリ
コンの側壁３７Ａ，３７Ｂを形成し，周辺ＭＯＳトラン
ジスタ領域１０に，ゲート部１９，ソース領域３１およ
びドレーン領域３２を有する周辺ＭＯＳトランジスタを
形成する。またメモリセルＭＯＳトランジスタ領域２０
においても，ＬＤＤイオンインプランテーションによっ
てセルＭＯＳトランジスタ・ソース領域３３およびドレ
ーン領域３４を形成して，二酸化シリコンの側壁３８
Ａ，３８Ｂを形成し，メモリセルＭＯＳトランジスタ領
域２０に，ソース領域３３，ドレーン領域３４，フロー
ティングゲート部２７およびコントロールゲート部２１
を有するメモリセルを形成する。その後，図１０に図解
したＥＰＲＯＭの部分断面の上層に絶縁膜，コンタクト
などを形成してＥＰＲＯＭが完成する。
トランジスタ・ソース領域３１およびドレーン領域３２
をＬＤＤイオンインプランテーションによって形成し
て，周辺ＭＯＳトランジスタゲート部１９に二酸化シリ
コンの側壁３７Ａ，３７Ｂを形成し，周辺ＭＯＳトラン
ジスタ領域１０に，ゲート部１９，ソース領域３１およ
びドレーン領域３２を有する周辺ＭＯＳトランジスタを
形成する。またメモリセルＭＯＳトランジスタ領域２０
においても，ＬＤＤイオンインプランテーションによっ
てセルＭＯＳトランジスタ・ソース領域３３およびドレ
ーン領域３４を形成して，二酸化シリコンの側壁３８
Ａ，３８Ｂを形成し，メモリセルＭＯＳトランジスタ領
域２０に，ソース領域３３，ドレーン領域３４，フロー
ティングゲート部２７およびコントロールゲート部２１
を有するメモリセルを形成する。その後，図１０に図解
したＥＰＲＯＭの部分断面の上層に絶縁膜，コンタクト
などを形成してＥＰＲＯＭが完成する。
【０００８】
【発明が解決しようとする課題】図９（Ｃ）に図解した
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図９（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図９（Ｄ）および図
１０に図解したように，フローティングゲート部２７の
形成段階で，コントロールゲート部２１の厚さも破線で
示したコントロールゲート部２１Ｂが除去されコントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチングプロセスにおいてエッチング
され，その厚さが薄くなり所望の厚さを維持することが
できないという問題に遭遇している。
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図９（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図９（Ｄ）および図
１０に図解したように，フローティングゲート部２７の
形成段階で，コントロールゲート部２１の厚さも破線で
示したコントロールゲート部２１Ｂが除去されコントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチングプロセスにおいてエッチング
され，その厚さが薄くなり所望の厚さを維持することが
できないという問題に遭遇している。
【０００９】上述した問題は，周辺ＭＯＳトランジスタ
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。
【００１０】上述した例は不揮発性半導体記憶装置とし
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
にゲートが形成されるトランジスタとが同じプロセスで
形成される場合の問題を解決し，品質の高いＥＰＲＯＭ
など不揮発性半導体記憶装置を製造可能にすることを目
的とする。また本発明の目的は上記不揮発性半導体記憶
装置と同様，領域によって異なる電極領域が形成される
複数層の電極層を有する半導体装置，上記同様に形成す
ることを可能することを目的とする。
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
にゲートが形成されるトランジスタとが同じプロセスで
形成される場合の問題を解決し，品質の高いＥＰＲＯＭ
など不揮発性半導体記憶装置を製造可能にすることを目
的とする。また本発明の目的は上記不揮発性半導体記憶
装置と同様，領域によって異なる電極領域が形成される
複数層の電極層を有する半導体装置，上記同様に形成す
ることを可能することを目的とする。
【００１１】
【課題を解決するための手段】上記問題を解決するた
め，本発明の第１の観点によれば，２層の電極層を有す
るメモリセルと，該２層の電極層のいずれか１層と共通
する層のゲート電極層を有する周辺トランジスタとが同
一半導体基板に形成される不揮発性半導体記憶装置の製
造方法において，少なくとも，上記メモリセルの上部の
電極層を形成時，上記周辺トランジスタ部をチタン膜ま
たはチタンシリサイド膜で被覆することを特徴とする不
揮発性半導体記憶装置の製造方法が提供される。好適に
は，上記メモリセル部のソースおよびドレーン領域の上
部にチタンシリサイド膜を形成する。
め，本発明の第１の観点によれば，２層の電極層を有す
るメモリセルと，該２層の電極層のいずれか１層と共通
する層のゲート電極層を有する周辺トランジスタとが同
一半導体基板に形成される不揮発性半導体記憶装置の製
造方法において，少なくとも，上記メモリセルの上部の
電極層を形成時，上記周辺トランジスタ部をチタン膜ま
たはチタンシリサイド膜で被覆することを特徴とする不
揮発性半導体記憶装置の製造方法が提供される。好適に
は，上記メモリセル部のソースおよびドレーン領域の上
部にチタンシリサイド膜を形成する。
【００１２】また本発明の第２の観点によれば，２層の
電極層を有するメモリセルと，該２層の電極層のいずれ
か１層と共通する層のゲート電極層を有する周辺トラン
ジスタとが同一半導体基板の形成される不揮発性半導体
記憶装置の製造方法において，少なくとも，上記メモリ
セルの上部の電極層を形成時，上記周辺トランジスタ部
をタングステン膜で被覆することを特徴とする不揮発性
半導体記憶装置の製造方法が提供される。
電極層を有するメモリセルと，該２層の電極層のいずれ
か１層と共通する層のゲート電極層を有する周辺トラン
ジスタとが同一半導体基板の形成される不揮発性半導体
記憶装置の製造方法において，少なくとも，上記メモリ
セルの上部の電極層を形成時，上記周辺トランジスタ部
をタングステン膜で被覆することを特徴とする不揮発性
半導体記憶装置の製造方法が提供される。
【００１３】特定的には，上記不揮発性半導体記憶装置
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有し，上記周辺トランジスタは該メモリセル
の動作を制御するトランジスタであって 上記ゲート電
極は該トランジスタのゲート層である。
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有し，上記周辺トランジスタは該メモリセル
の動作を制御するトランジスタであって 上記ゲート電
極は該トランジスタのゲート層である。
【００１４】
【作用】たとえば，ＥＰＲＯＭのメモリセルのコントロ
ールゲートをエッチングによるパターニングを行う際，
チタン膜またはチタンシリサイド膜，あるいは，タング
ステン膜を，コントロールゲートと同じ材料で形成され
ている周辺トランジスタのゲート部，および，周辺トラ
ンジスタのソース，ドレーンをエッチングから保護する
保護膜として用いる。その結果，簡単なプロセスで周辺
トランジスタを損傷させずにコントロールゲートを形成
できる。つまり，チタン層またはチタンシリサイド層あ
るいはタングステン膜を保護膜として使用すると，使用
後の除去が容易であり，選択性が向上する。チタンシリ
サイドが周辺トランジスタのソース，ドレーンの上部に
形成され，抵抗値を低下させ，動作速度を向上させる。
メモリセルのトランジスタのソース，ドレーンの上部に
チタンシリサイド膜を形成すると，メモリセルの動作速
度も向上する。不揮発性半導体記憶装置としては，好適
にはＥＰＲＯＭである。
ールゲートをエッチングによるパターニングを行う際，
チタン膜またはチタンシリサイド膜，あるいは，タング
ステン膜を，コントロールゲートと同じ材料で形成され
ている周辺トランジスタのゲート部，および，周辺トラ
ンジスタのソース，ドレーンをエッチングから保護する
保護膜として用いる。その結果，簡単なプロセスで周辺
トランジスタを損傷させずにコントロールゲートを形成
できる。つまり，チタン層またはチタンシリサイド層あ
るいはタングステン膜を保護膜として使用すると，使用
後の除去が容易であり，選択性が向上する。チタンシリ
サイドが周辺トランジスタのソース，ドレーンの上部に
形成され，抵抗値を低下させ，動作速度を向上させる。
メモリセルのトランジスタのソース，ドレーンの上部に
チタンシリサイド膜を形成すると，メモリセルの動作速
度も向上する。不揮発性半導体記憶装置としては，好適
にはＥＰＲＯＭである。
【００１５】
【実施例】本発明の不揮発性半導体記憶装置の製造方法
の第１実施例として，ＥＰＲＯＭの製造方法を例示す
る。この実施例と保護膜としてチタンまたはチタンシリ
サイド膜を使用した例を示す。図１〜図３はＥＰＲＯＭ
の製造方法を図解した製造プロセス図である。図３は特
にほぼ最終製造段階のＥＰＲＯＭの部分断面図を示す。
図３に示すＥＰＲＯＭの部分断面構成は図解の関係で，
複数の周辺ＭＯＳトランジスタ領域のうち代表的な１つ
の周辺ＭＯＳトランジスタ領域１０と，複数のメモリセ
ルＭＯＳトランジスタ領域のうち代表的な１つのメモリ
セルＭＯＳトランジスタ領域２０を示している。図１０
に示したＬＯＣＯＳ領域３６は図解の関係で示していな
い。
の第１実施例として，ＥＰＲＯＭの製造方法を例示す
る。この実施例と保護膜としてチタンまたはチタンシリ
サイド膜を使用した例を示す。図１〜図３はＥＰＲＯＭ
の製造方法を図解した製造プロセス図である。図３は特
にほぼ最終製造段階のＥＰＲＯＭの部分断面図を示す。
図３に示すＥＰＲＯＭの部分断面構成は図解の関係で，
複数の周辺ＭＯＳトランジスタ領域のうち代表的な１つ
の周辺ＭＯＳトランジスタ領域１０と，複数のメモリセ
ルＭＯＳトランジスタ領域のうち代表的な１つのメモリ
セルＭＯＳトランジスタ領域２０を示している。図１０
に示したＬＯＣＯＳ領域３６は図解の関係で示していな
い。
【００１６】ＥＰＲＯＭはシリコン基板１に，図１０に
示したような素子分離（ＬＯＣＯＳ）領域３６を形成
後，このＬＯＣＯＳ領域３６を境界にして周辺ＭＯＳト
ランジスタ領域１０とメモリセルＭＯＳトランジスタ領
域２０が形成される。メモリセルＭＯＳトランジスタ領
域２０は，シリコン基板１に形成されたメモリセルＭＯ
Ｓトランジスタ・ソース領域３３およびドレーン領域３
４，シリコン基板１の上に形成されたゲート酸化膜３，
このゲート酸化膜３の上に形成されたフローティングゲ
ート部２７，二酸化シリコン膜７，コントロールゲート
部２１，これらゲート酸化膜３，フローティングゲート
部２７，二酸化シリコン膜７およびコントロールゲート
部２１の側壁に形成された酸化シリコン側壁３８Ａ，３
８Ｂを有している。コントロールゲート部２１の上部は
チタンシリサイド（ＴｉＳｉ2 ）膜６９Ｂ，ソース領域
３３およびドレーン領域３４の上部もチタンシリサイド
膜６９Ａ，６９Ｃが形成されている。
示したような素子分離（ＬＯＣＯＳ）領域３６を形成
後，このＬＯＣＯＳ領域３６を境界にして周辺ＭＯＳト
ランジスタ領域１０とメモリセルＭＯＳトランジスタ領
域２０が形成される。メモリセルＭＯＳトランジスタ領
域２０は，シリコン基板１に形成されたメモリセルＭＯ
Ｓトランジスタ・ソース領域３３およびドレーン領域３
４，シリコン基板１の上に形成されたゲート酸化膜３，
このゲート酸化膜３の上に形成されたフローティングゲ
ート部２７，二酸化シリコン膜７，コントロールゲート
部２１，これらゲート酸化膜３，フローティングゲート
部２７，二酸化シリコン膜７およびコントロールゲート
部２１の側壁に形成された酸化シリコン側壁３８Ａ，３
８Ｂを有している。コントロールゲート部２１の上部は
チタンシリサイド（ＴｉＳｉ2 ）膜６９Ｂ，ソース領域
３３およびドレーン領域３４の上部もチタンシリサイド
膜６９Ａ，６９Ｃが形成されている。
【００１７】周辺ＭＯＳトランジスタ領域１０は，シリ
コン基板１内であってそれぞれチタンシリサイド膜６７
Ａ’，６７Ｂ’の下に形成されたソース領域３１および
ドレーン領域３２，シリコン基板１の上に形成されたゲ
ート酸化膜３，このゲート酸化膜３の上に形成されたゲ
ート部１９，このゲート部１９の側壁に形成された二酸
化シリコン側壁３７Ａ，３７Ｂを有している。周辺ＭＯ
Ｓトランジスタゲート部１９の上にはチタンシリサイド
膜６５’が形成されている。周辺ＭＯＳトランジスタ領
域１０およびメモリセルＭＯＳトランジスタ領域２０の
上部には，絶縁層，コンタクトを介して接続される電極
層などが形成されるが，本発明には直接関係しないの
で，図解を省略している。
コン基板１内であってそれぞれチタンシリサイド膜６７
Ａ’，６７Ｂ’の下に形成されたソース領域３１および
ドレーン領域３２，シリコン基板１の上に形成されたゲ
ート酸化膜３，このゲート酸化膜３の上に形成されたゲ
ート部１９，このゲート部１９の側壁に形成された二酸
化シリコン側壁３７Ａ，３７Ｂを有している。周辺ＭＯ
Ｓトランジスタゲート部１９の上にはチタンシリサイド
膜６５’が形成されている。周辺ＭＯＳトランジスタ領
域１０およびメモリセルＭＯＳトランジスタ領域２０の
上部には，絶縁層，コンタクトを介して接続される電極
層などが形成されるが，本発明には直接関係しないの
で，図解を省略している。
【００１８】図１〜図３を参照してＥＰＲＯＭの製造方
法について述べる。図１〜図３は連続した製造方法を図
解しているが，図解の関係で図面を分割している。図１
（Ａ）に示すように，シリコン基板１の上に全体的にゲ
ート酸化膜３を形成し，その上に周辺ＭＯＳトランジス
タゲート部１９およびフローティングゲート部２７とな
るポリシリコン層５を形成する。周辺ＭＯＳトランジス
タ領域１０について，ゲート部１９，二酸化シリコン側
壁３７Ａ，３７Ｂを形成し，ソース領域３１，ドレーン
領域３２をＬＤＤ構造に形成する。メモリセルＭＯＳト
ランジスタ領域２０について，ポリシリコン層５の上に
コントロールゲート部２１のゲート酸化膜となる二酸化
シリコン膜７を形成させる。
法について述べる。図１〜図３は連続した製造方法を図
解しているが，図解の関係で図面を分割している。図１
（Ａ）に示すように，シリコン基板１の上に全体的にゲ
ート酸化膜３を形成し，その上に周辺ＭＯＳトランジス
タゲート部１９およびフローティングゲート部２７とな
るポリシリコン層５を形成する。周辺ＭＯＳトランジス
タ領域１０について，ゲート部１９，二酸化シリコン側
壁３７Ａ，３７Ｂを形成し，ソース領域３１，ドレーン
領域３２をＬＤＤ構造に形成する。メモリセルＭＯＳト
ランジスタ領域２０について，ポリシリコン層５の上に
コントロールゲート部２１のゲート酸化膜となる二酸化
シリコン膜７を形成させる。
【００１９】図１（Ｂ）に示すように，全体にチタン膜
２５をデポジションする。チタン膜２５のデポジション
条件例としては，スパッタリングによりアルゴンガス
（Ａｒ）５０ｓｃｃｍ，３．５Ｔｏｒｒ，ＤＣ電力４Ｋ
Ｗ，摂氏２００度，デポジション厚さ３００Åである。
その後，図１（Ｃ）に示すように，２ステップアニール
法によりシリコンと接しているチタンを反応させてシリ
サイド化しチタンシリサイド膜を形成する。その結果，
周辺ＭＯＳトランジスタ・ソース領域３１，ゲート部１
９およびドレーン領域３２の上部にチタンシリサイド膜
６７Ａ，６７Ｂ，６７Ｃが形成される。周辺ＭＯＳトラ
ンジスタ領域１０は二酸化シリコン膜７で被覆されてい
るので，チタンシリサイド膜は形成されない。
２５をデポジションする。チタン膜２５のデポジション
条件例としては，スパッタリングによりアルゴンガス
（Ａｒ）５０ｓｃｃｍ，３．５Ｔｏｒｒ，ＤＣ電力４Ｋ
Ｗ，摂氏２００度，デポジション厚さ３００Åである。
その後，図１（Ｃ）に示すように，２ステップアニール
法によりシリコンと接しているチタンを反応させてシリ
サイド化しチタンシリサイド膜を形成する。その結果，
周辺ＭＯＳトランジスタ・ソース領域３１，ゲート部１
９およびドレーン領域３２の上部にチタンシリサイド膜
６７Ａ，６７Ｂ，６７Ｃが形成される。周辺ＭＯＳトラ
ンジスタ領域１０は二酸化シリコン膜７で被覆されてい
るので，チタンシリサイド膜は形成されない。
【００２０】図１（Ｄ）に示すように，周辺ＭＯＳトラ
ンジスタ領域１０の上部およびメモリセルＭＯＳトラン
ジスタ領域２０の二酸化シリコン膜７の上部にコントロ
ールゲート部２１となるポリシリコン層１１をデポジシ
ョンする。さらにコントロールゲート部２１が形成され
る部分の上部にホトレジスト膜１７を配設する。
ンジスタ領域１０の上部およびメモリセルＭＯＳトラン
ジスタ領域２０の二酸化シリコン膜７の上部にコントロ
ールゲート部２１となるポリシリコン層１１をデポジシ
ョンする。さらにコントロールゲート部２１が形成され
る部分の上部にホトレジスト膜１７を配設する。
【００２１】図２（Ａ）に示すように，コントロールゲ
ート部２１をパターニングする。このパターニングにお
けるエッチング方法としては好適には，ポリシリコン層
５をエッチングするのに好適な（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ
3 ）ガスを用いてドライエッチングを行う。そのエッチ
ング条件の１例を述べると，ＳＦ6 ／Ｃ2 Ｃｌ3 Ｆ3 ＝
７５ｓｃｃｍ／８ｓｃｃｍ，５０ｍＴｏｒｒ，１３５０
Ｗでのドライエッチングである。コントロールゲート部
２１の形成時，周辺ＭＯＳトランジスタ領域１０の上部
のポリシリコン層１１もエッチングにより除去される
が，周辺ＭＯＳトランジスタ・ソース領域３１，ゲート
部１９およびドレーン領域３２は，チタンシリサイド膜
６７Ａ，６５，６７Ｂで被覆されているから，上記エッ
チングで損傷を受けない。
ート部２１をパターニングする。このパターニングにお
けるエッチング方法としては好適には，ポリシリコン層
５をエッチングするのに好適な（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ
3 ）ガスを用いてドライエッチングを行う。そのエッチ
ング条件の１例を述べると，ＳＦ6 ／Ｃ2 Ｃｌ3 Ｆ3 ＝
７５ｓｃｃｍ／８ｓｃｃｍ，５０ｍＴｏｒｒ，１３５０
Ｗでのドライエッチングである。コントロールゲート部
２１の形成時，周辺ＭＯＳトランジスタ領域１０の上部
のポリシリコン層１１もエッチングにより除去される
が，周辺ＭＯＳトランジスタ・ソース領域３１，ゲート
部１９およびドレーン領域３２は，チタンシリサイド膜
６７Ａ，６５，６７Ｂで被覆されているから，上記エッ
チングで損傷を受けない。
【００２２】図２（Ｂ）に示すように，さらにドライエ
ッチングを行いフローティングゲート部２７をパターニ
ングする。このエッチングにおいても，周辺ＭＯＳトラ
ンジスタゲート部１９，ソース領域３１，ドレーン領域
３２は，チタンシリサイド膜６７Ａ，６５，６７Ｂで保
護されており，周辺ＭＯＳトランジスタ部分は損傷を受
けない。しかしながら，上記エッチングプロセスにおい
て，上記チタンシリサイド膜６７Ａ，６５，６７Ｂは幾
分損傷され，薄くなったチタンシリサイド膜６７Ａ’，
６５’，６７Ｂ’として示すように，いくぶん薄くな
る。従来の方法ではこのパターニングにおいて，メモリ
セルＭＯＳトランジスタ領域２０を保護するためレジス
トを配設する必要があるが，本実施例においては不要で
あり，プロセスが簡単になっている。なお，チタンシリ
サイド（ＴｉＳｉ2 ）はフッ素系ガスではエッチングさ
れにくいので，シリコン系の材料に比較して選択比が１
０以上あり，選択性に優れる。このようにして，チタン
膜２５を用いることにより，メモリセルＭＯＳトランジ
スタ領域２０内のコントロールゲート部２１およびフロ
ーティングゲート部２７のみを，セルフアライメントで
選択的に効果的にエッチングすることができる。
ッチングを行いフローティングゲート部２７をパターニ
ングする。このエッチングにおいても，周辺ＭＯＳトラ
ンジスタゲート部１９，ソース領域３１，ドレーン領域
３２は，チタンシリサイド膜６７Ａ，６５，６７Ｂで保
護されており，周辺ＭＯＳトランジスタ部分は損傷を受
けない。しかしながら，上記エッチングプロセスにおい
て，上記チタンシリサイド膜６７Ａ，６５，６７Ｂは幾
分損傷され，薄くなったチタンシリサイド膜６７Ａ’，
６５’，６７Ｂ’として示すように，いくぶん薄くな
る。従来の方法ではこのパターニングにおいて，メモリ
セルＭＯＳトランジスタ領域２０を保護するためレジス
トを配設する必要があるが，本実施例においては不要で
あり，プロセスが簡単になっている。なお，チタンシリ
サイド（ＴｉＳｉ2 ）はフッ素系ガスではエッチングさ
れにくいので，シリコン系の材料に比較して選択比が１
０以上あり，選択性に優れる。このようにして，チタン
膜２５を用いることにより，メモリセルＭＯＳトランジ
スタ領域２０内のコントロールゲート部２１およびフロ
ーティングゲート部２７のみを，セルフアライメントで
選択的に効果的にエッチングすることができる。
【００２３】図２（Ｃ）に示すように，全面に二酸化シ
リコンを堆積させ，その後，全面エッチバックを行い，
メモリセルＭＯＳトランジスタ領域２０のコントロール
ゲート部２１およびフローティングゲート部２７の側壁
に二酸化シリコン側壁３８Ａ，３８Ｂを形成する。
リコンを堆積させ，その後，全面エッチバックを行い，
メモリセルＭＯＳトランジスタ領域２０のコントロール
ゲート部２１およびフローティングゲート部２７の側壁
に二酸化シリコン側壁３８Ａ，３８Ｂを形成する。
【００２４】好適には，図２（Ｄ）に示すように，さら
にチタン膜６９をデポジションする。その後，アニール
してメモリセルＭＯＳトランジスタ領域２０のソース領
域３３，コントロールゲート部２１，および，ドレーン
領域３４の上にチタンシリサイド膜６９Ａ，６９Ｂ，６
９Ｃを形成させ，不要となったチタン膜を除去する。そ
の結果，図３に示すような構造の周辺ＭＯＳトランジス
タ領域１０およびメモリセルＭＯＳトランジスタ領域２
０が形成される。その後，ＬＤＤインプランテーショ
ン，ＬＤＤ側壁形成，ソース／ドレーン・イオンインプ
ランテーション処理などを行う。その後，さらに絶縁槽
の形成，コンタクト穴開け，電極接続などのプロセスを
行い，ＥＰＲＯＭを完成させる。
にチタン膜６９をデポジションする。その後，アニール
してメモリセルＭＯＳトランジスタ領域２０のソース領
域３３，コントロールゲート部２１，および，ドレーン
領域３４の上にチタンシリサイド膜６９Ａ，６９Ｂ，６
９Ｃを形成させ，不要となったチタン膜を除去する。そ
の結果，図３に示すような構造の周辺ＭＯＳトランジス
タ領域１０およびメモリセルＭＯＳトランジスタ領域２
０が形成される。その後，ＬＤＤインプランテーショ
ン，ＬＤＤ側壁形成，ソース／ドレーン・イオンインプ
ランテーション処理などを行う。その後，さらに絶縁槽
の形成，コンタクト穴開け，電極接続などのプロセスを
行い，ＥＰＲＯＭを完成させる。
【００２５】上述したように，第１実施例において，コ
ントロールゲート部２１形成時に周辺ＭＯＳトランジス
タゲート部１９の上部，ソース領域３１およびドレーン
領域３２の上部に形成されたチタンシリサイド膜６７
Ａ，６５，６７Ｂがコントロールゲート部２１けいとき
のエッチングに対する保護膜となって，周辺ＭＯＳトラ
ンジスタ領域１０の損傷を防止する。また本実施例によ
れば，コントロールゲート部２１の厚さが薄くなるとい
う問題は発生しない。周辺ＭＯＳトランジスタ・ソース
領域３１およびドレーン領域３２の上部に形成されたチ
タンシリサイド膜６７Ａ’，６７Ｂ’はソース領域３１
およびドレーン領域３２の抵抗値を低くし，周辺ＭＯＳ
トランジスタの動作速度を向上させる。図２（Ｄ）に示
したチタン膜６９を形成し，メモリセルＭＯＳトランジ
スタ領域２０のソース領域３３およびドレーン領域３４
の上部にチタンシリサイド膜６９Ａ，６９Ｃを形成して
そこの抵抗値を低減させることにより，メモリセルＭＯ
Ｓトランジスタの動作速度も向上する。すなわち，ＥＰ
ＲＯＭの動作速度が速くなる。
ントロールゲート部２１形成時に周辺ＭＯＳトランジス
タゲート部１９の上部，ソース領域３１およびドレーン
領域３２の上部に形成されたチタンシリサイド膜６７
Ａ，６５，６７Ｂがコントロールゲート部２１けいとき
のエッチングに対する保護膜となって，周辺ＭＯＳトラ
ンジスタ領域１０の損傷を防止する。また本実施例によ
れば，コントロールゲート部２１の厚さが薄くなるとい
う問題は発生しない。周辺ＭＯＳトランジスタ・ソース
領域３１およびドレーン領域３２の上部に形成されたチ
タンシリサイド膜６７Ａ’，６７Ｂ’はソース領域３１
およびドレーン領域３２の抵抗値を低くし，周辺ＭＯＳ
トランジスタの動作速度を向上させる。図２（Ｄ）に示
したチタン膜６９を形成し，メモリセルＭＯＳトランジ
スタ領域２０のソース領域３３およびドレーン領域３４
の上部にチタンシリサイド膜６９Ａ，６９Ｃを形成して
そこの抵抗値を低減させることにより，メモリセルＭＯ
Ｓトランジスタの動作速度も向上する。すなわち，ＥＰ
ＲＯＭの動作速度が速くなる。
【００２６】上述したメモリセルＭＯＳトランジスタ領
域２０の保護膜としてのチタン膜２５に代えて，たとえ
ば，窒化膜を使用することもできるが，使用後，その膜
の除去に塩素系のガスを使用することになり，シリコ
ン，ポリサイドまたはタングステンポリサイドなども同
時にエッチングされることになり，好ましくない。これ
に対して，本実施例では容易にチタン膜のみを選択的に
除去することができ，選択比が大きくなるという利点が
ある。また窒化膜ではなくチタン膜２５を使用する利点
としては，膜厚を極力薄くできるという点がある。ゲー
トマスクを作る際予めホットレジストによりパターニン
グするが，ゲートマスクが厚いとレジストパターニング
とエッチング後の形状にパターニング変化差が生じやす
い。たとえば，窒化膜ではゲートマスク厚さが厚いため
テーパー形状となり，ゲートマスク厚さが０．４μｍに
おいて０．５μｍのパターニングを作る場合，０．６５
μｍのゲートマスク幅になる。そのため，ゲートマスク
厚さは極力薄いほうが好ましく，本実施例のチタン膜を
使用とすると，マスク材質とゲート電極材料との選択比
が充分大きいので，この点でも，チタン膜をマスクとし
て使用する利点がある。
域２０の保護膜としてのチタン膜２５に代えて，たとえ
ば，窒化膜を使用することもできるが，使用後，その膜
の除去に塩素系のガスを使用することになり，シリコ
ン，ポリサイドまたはタングステンポリサイドなども同
時にエッチングされることになり，好ましくない。これ
に対して，本実施例では容易にチタン膜のみを選択的に
除去することができ，選択比が大きくなるという利点が
ある。また窒化膜ではなくチタン膜２５を使用する利点
としては，膜厚を極力薄くできるという点がある。ゲー
トマスクを作る際予めホットレジストによりパターニン
グするが，ゲートマスクが厚いとレジストパターニング
とエッチング後の形状にパターニング変化差が生じやす
い。たとえば，窒化膜ではゲートマスク厚さが厚いため
テーパー形状となり，ゲートマスク厚さが０．４μｍに
おいて０．５μｍのパターニングを作る場合，０．６５
μｍのゲートマスク幅になる。そのため，ゲートマスク
厚さは極力薄いほうが好ましく，本実施例のチタン膜を
使用とすると，マスク材質とゲート電極材料との選択比
が充分大きいので，この点でも，チタン膜をマスクとし
て使用する利点がある。
【００２７】上述した実施例について，種々の変形態様
をとることができる。たとえば，上記実施例において
は，周辺ＭＯＳトランジスタ領域１０のゲート部１９を
メモリセルＭＯＳトランジスタ領域２０のフローティン
グゲート部２７と同じ層に形成する例を示したが，コン
トロールゲート部２１と同じ層に形成することもでき
る。
をとることができる。たとえば，上記実施例において
は，周辺ＭＯＳトランジスタ領域１０のゲート部１９を
メモリセルＭＯＳトランジスタ領域２０のフローティン
グゲート部２７と同じ層に形成する例を示したが，コン
トロールゲート部２１と同じ層に形成することもでき
る。
【００２８】また上記実施例では，コントロールゲート
部２１，フローティングゲート部２７および周辺ＭＯＳ
トランジスタゲート部１９の形成材料としてそれぞれ，
ポリシリコンを用いた例について述べたが，電極材料と
しての他の好適な材料，たとえば，ポリシリコンよりも
抵抗値の小さいタングステン（Ｗ）ポリサイドなどを用
いることができる。本発明の不揮発性半導体記憶装置の
第２実施例として，コントロールゲート部１２１および
フローティングゲート部１２７にタングステンポリサイ
ドを使用したＥＰＲＯＭの製造方法の例を図４〜図６に
示す。この第２実施例は上述した第１実施例とほぼ同様
であるから，詳細記述を省略するが，図４（Ａ）におい
て，周辺ＭＯＳトランジスタゲート部１１９およびフロ
ーティングゲート部１２７となる層をタングステンポリ
サイド層１０５で形成し，図４（Ｄ）において，コント
ロールゲート部１２１となる層をタングステンポリサイ
ド層１１１で形成している。タングステンポリサイド層
１１１のコントロールゲート部１２１，および，タング
ステンポリサイド層１０５のフローティングゲート部１
２７をドライエッチングするガスとしては好適には，上
述したポリシリコン膜のエッチングと同様，（ＳＦ6 ＋
Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いる。図６に図３に対応する
ＥＰＲＯＭの部分断面を示す。
部２１，フローティングゲート部２７および周辺ＭＯＳ
トランジスタゲート部１９の形成材料としてそれぞれ，
ポリシリコンを用いた例について述べたが，電極材料と
しての他の好適な材料，たとえば，ポリシリコンよりも
抵抗値の小さいタングステン（Ｗ）ポリサイドなどを用
いることができる。本発明の不揮発性半導体記憶装置の
第２実施例として，コントロールゲート部１２１および
フローティングゲート部１２７にタングステンポリサイ
ドを使用したＥＰＲＯＭの製造方法の例を図４〜図６に
示す。この第２実施例は上述した第１実施例とほぼ同様
であるから，詳細記述を省略するが，図４（Ａ）におい
て，周辺ＭＯＳトランジスタゲート部１１９およびフロ
ーティングゲート部１２７となる層をタングステンポリ
サイド層１０５で形成し，図４（Ｄ）において，コント
ロールゲート部１２１となる層をタングステンポリサイ
ド層１１１で形成している。タングステンポリサイド層
１１１のコントロールゲート部１２１，および，タング
ステンポリサイド層１０５のフローティングゲート部１
２７をドライエッチングするガスとしては好適には，上
述したポリシリコン膜のエッチングと同様，（ＳＦ6 ＋
Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いる。図６に図３に対応する
ＥＰＲＯＭの部分断面を示す。
【００２９】この第２実施例においても，コントロール
ゲート部１２を形成するプロセスにおいて周辺ＭＯＳト
ランジスタ領域１０に損傷を与えず，コントロールゲー
ト部２１が薄くなることもない。その他，第２実施例に
おいても第１実施例と同様の効果を得ることができる。
第２実施例は，ポリシリコンより低抵抗のタングステン
ポリサイド層でコントロールゲート部２１を形成してお
り，動作速度が向上している。しかしながら，動作速度
向上の観点からは，フローティングゲート部１２７を特
にタングステンポリサイド層１０５で形成する必要はな
く，第１実施例と同様，ポリシリコン層５でフローティ
ングゲート部２７を形成することができる。
ゲート部１２を形成するプロセスにおいて周辺ＭＯＳト
ランジスタ領域１０に損傷を与えず，コントロールゲー
ト部２１が薄くなることもない。その他，第２実施例に
おいても第１実施例と同様の効果を得ることができる。
第２実施例は，ポリシリコンより低抵抗のタングステン
ポリサイド層でコントロールゲート部２１を形成してお
り，動作速度が向上している。しかしながら，動作速度
向上の観点からは，フローティングゲート部１２７を特
にタングステンポリサイド層１０５で形成する必要はな
く，第１実施例と同様，ポリシリコン層５でフローティ
ングゲート部２７を形成することができる。
【００３０】本発明の不揮発性半導体記憶装置の第３実
施例としてＥＰＲＯＭの製造プロセスを図７〜図８を参
照して述べる。この実施例は保護膜として，上述したチ
タンに代えてタングステン（Ｗ）を使用した例を示す。
図７（Ａ）に示す製造プロセスは図１（Ａ）に示す製造
プロセスと同様である。図７（Ｂ）に示すように，ＣＶ
Ｄ選択タングステン成長法により，周辺ＭＯＳトランジ
スタ領域１０のゲート部１９，ソース領域３１およびド
レーン領域３２の上にタングステン膜１２５Ａ，１２５
Ｂ，１２５Ｃを形成させる。メモリセルＭＯＳトランジ
スタ領域２０は二酸化シリコン膜７で被覆されているか
らタングステン膜は形成されない。ＣＶＤ選択タングス
テン成長条件としては，ＷＦ6 ／ＳｉＨ4 ＝１０ｓｃｃ
ｍ／８ｓｃｃｍ，成膜温度摂氏２５０度においてＣＶＤ
選択成長を行った。これらタングステン膜１２５Ａ，１
２５Ｂ，１２５Ｃが上述した第１および第２実施例にお
けるチタンシリサイド膜６７Ａ（６７Ａ’），６５（６
５’），６７Ｂ（６７Ｂ’）と同様に周辺ＭＯＳトラン
ジスタ領域１０の保護膜として機能する。
施例としてＥＰＲＯＭの製造プロセスを図７〜図８を参
照して述べる。この実施例は保護膜として，上述したチ
タンに代えてタングステン（Ｗ）を使用した例を示す。
図７（Ａ）に示す製造プロセスは図１（Ａ）に示す製造
プロセスと同様である。図７（Ｂ）に示すように，ＣＶ
Ｄ選択タングステン成長法により，周辺ＭＯＳトランジ
スタ領域１０のゲート部１９，ソース領域３１およびド
レーン領域３２の上にタングステン膜１２５Ａ，１２５
Ｂ，１２５Ｃを形成させる。メモリセルＭＯＳトランジ
スタ領域２０は二酸化シリコン膜７で被覆されているか
らタングステン膜は形成されない。ＣＶＤ選択タングス
テン成長条件としては，ＷＦ6 ／ＳｉＨ4 ＝１０ｓｃｃ
ｍ／８ｓｃｃｍ，成膜温度摂氏２５０度においてＣＶＤ
選択成長を行った。これらタングステン膜１２５Ａ，１
２５Ｂ，１２５Ｃが上述した第１および第２実施例にお
けるチタンシリサイド膜６７Ａ（６７Ａ’），６５（６
５’），６７Ｂ（６７Ｂ’）と同様に周辺ＭＯＳトラン
ジスタ領域１０の保護膜として機能する。
【００３１】図７（Ｃ），図８（Ａ）〜（Ｃ）に示すプ
ロセスは上述した第１および第２実施例のプロセスと同
様である。ただし，図２（Ｄ）および図５（Ｄ）に示す
プロセスを省略している。その結果，図８（Ｃ）に示す
ＥＰＲＯＭが形成される。このＥＰＲＯＭは，周辺ＭＯ
Ｓトランジスタ領域１０のゲート部１９，ソース領域３
１およびドレーン領域３２がタングステン膜１２５Ａ，
１２５Ｂ，１２５Ｃで保護されている。
ロセスは上述した第１および第２実施例のプロセスと同
様である。ただし，図２（Ｄ）および図５（Ｄ）に示す
プロセスを省略している。その結果，図８（Ｃ）に示す
ＥＰＲＯＭが形成される。このＥＰＲＯＭは，周辺ＭＯ
Ｓトランジスタ領域１０のゲート部１９，ソース領域３
１およびドレーン領域３２がタングステン膜１２５Ａ，
１２５Ｂ，１２５Ｃで保護されている。
【００３２】この第３実施例においても，ポリシリコン
層１１に代えてタングステンポリサイド層１１１を用い
ることができる。さらにポリシリコン層５に代えてタン
グステンポリサイド層１０５を用いることができる。
層１１に代えてタングステンポリサイド層１１１を用い
ることができる。さらにポリシリコン層５に代えてタン
グステンポリサイド層１０５を用いることができる。
【００３３】以上の実施例においては，周辺ＭＯＳトラ
ンジスタ領域１０の保護膜としてチタンおよびタングス
テンを使用した例について述べたが，ゲート膜，特に，
コントロールゲート部２１をエッチングする（ＳＦ6 ＋
Ｃ2 Ｃｌ3 Ｆ3 ）ガスなどのエッチングガスで影響を受
けない他の材料を使用することができる。
ンジスタ領域１０の保護膜としてチタンおよびタングス
テンを使用した例について述べたが，ゲート膜，特に，
コントロールゲート部２１をエッチングする（ＳＦ6 ＋
Ｃ2 Ｃｌ3 Ｆ3 ）ガスなどのエッチングガスで影響を受
けない他の材料を使用することができる。
【００３４】以上の実施例は不揮発性半導体記憶装置と
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。
【００３５】
【発明の効果】上述した例示から明らかなように，周辺
トランジスタの保護膜としてチタン膜（チタンシリサイ
ド膜）またはタングステン膜を用いる本発明によれば，
簡単なプロセスで，電極層にダメージを与えずに電極層
を形成できる。さらに本発明によれば，不揮発性半導体
記憶装置の動作速度を向上させることができる。
トランジスタの保護膜としてチタン膜（チタンシリサイ
ド膜）またはタングステン膜を用いる本発明によれば，
簡単なプロセスで，電極層にダメージを与えずに電極層
を形成できる。さらに本発明によれば，不揮発性半導体
記憶装置の動作速度を向上させることができる。
【図１】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図２】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図３】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第３の部分図である。
のＥＰＲＯＭの製造方法を示す第３の部分図である。
【図４】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図５】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図６】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第３の部分図である。
のＥＰＲＯＭの製造方法を示す第３の部分図である。
【図７】本発明の不揮発性半導体記憶装置の第３実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図８】本発明の不揮発性半導体記憶装置の第３実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図９】従来のＥＰＲＯＭの製造方法を図解する図であ
る。
る。
【図１０】図９に示す製造方法によって製造されたＥＰ
ＲＯＭの部分断面図である。
ＲＯＭの部分断面図である。
１・・シリコン基板， ３・・ゲート酸化膜， ５・・ポリシリコン層， ７・・二酸化シリコン膜， １０・・周辺ＭＯＳトランジスタ領域， １１・・ポリシリコン層， １５，１７・・レジスト膜， １９・・周辺ＭＯＳトランジスタゲート部， ２０・・メモリセルＭＯＳトランジスタ領域， ２１，１２１・・コントロールゲート部， ２３・・二酸化シリコン膜， ２５・・チタン膜， ２７，１２７・・フローティングゲート部， ３１・・周辺ＭＯＳトランジスタ・ソース領域， ３２・・周辺ＭＯＳトランジスタ・ドレーン領域， ３３・・メモリセルＭＯＳトランジスタ・ソース領域， ３４・・メモリセルＭＯＳトランジスタ・ドレーン領
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・二酸化シリコン側壁， ３８Ａ，３８Ｂ・・二酸化シリコン側壁， ６５・・チタンシリサイド膜， ６５’・・チタンシリサイド膜， ６７，６７Ａ，６７Ｂ・・チタンシリサイド膜， ６９・・チタン膜， ６９Ａ，６９Ｂ，６９Ｃ・・チタンシリサイド膜， １０５・・タングステンポリサイド層， １１１・・タングステンポリサイド層， １２５Ａ〜１２５Ｃ・・タングステン膜。
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・二酸化シリコン側壁， ３８Ａ，３８Ｂ・・二酸化シリコン側壁， ６５・・チタンシリサイド膜， ６５’・・チタンシリサイド膜， ６７，６７Ａ，６７Ｂ・・チタンシリサイド膜， ６９・・チタン膜， ６９Ａ，６９Ｂ，６９Ｃ・・チタンシリサイド膜， １０５・・タングステンポリサイド層， １１１・・タングステンポリサイド層， １２５Ａ〜１２５Ｃ・・タングステン膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図１（Ｂ）に示すように，全体にチタン膜
２５をデポジションする。チタン膜２５のデポジション
条件例としては，スパッタリングによりアルゴンガス
（Ａｒ）５０ｓｃｃｍ，０．４７Ｐａ，ＤＣ電力４Ｋ
Ｗ，摂氏２００度，デポジション厚さ３０ｎｍである。
その後，図１（Ｃ）に示すように，２ステップアニール
法によりシリコンと接しているチタンを反応させてシリ
サイド化しチタンシリサイド膜を形成する。その結果，
周辺ＭＯＳトランジスタ・ソース領域３１，ゲート部１
９およびドレーン領域３２の上部にチタンシリサイド膜
６７Ａ，６７Ｂ，６７Ｃが形成される。周辺ＭＯＳトラ
ンジスタ領域１０は二酸化シリコン膜７で被覆されてい
るので，チタンシリサイド膜は形成されない。
２５をデポジションする。チタン膜２５のデポジション
条件例としては，スパッタリングによりアルゴンガス
（Ａｒ）５０ｓｃｃｍ，０．４７Ｐａ，ＤＣ電力４Ｋ
Ｗ，摂氏２００度，デポジション厚さ３０ｎｍである。
その後，図１（Ｃ）に示すように，２ステップアニール
法によりシリコンと接しているチタンを反応させてシリ
サイド化しチタンシリサイド膜を形成する。その結果，
周辺ＭＯＳトランジスタ・ソース領域３１，ゲート部１
９およびドレーン領域３２の上部にチタンシリサイド膜
６７Ａ，６７Ｂ，６７Ｃが形成される。周辺ＭＯＳトラ
ンジスタ領域１０は二酸化シリコン膜７で被覆されてい
るので，チタンシリサイド膜は形成されない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図２（Ａ）に示すように，コントロールゲ
ート部２１をパターニングする。このパターニングにお
けるエッチング方法としては好適には，ポリシリコン層
５をエッチングするのに好適な（ＳＦ６＋Ｃ２Ｃｌ３Ｆ
３）ガスを用いてドライエッチングを行う。そのエッチ
ング条件の１例を述べると，ＳＦ６／Ｃ２Ｃｌ３Ｆ３＝
７５ｓｃｃｍ／８ｓｃｃｍ，６．７Ｐａ，１３５０Ｗで
のドライエッチングである。コントロールゲート部２１
の形成時，周辺ＭＯＳトランジスタ領域１０の上部のポ
リシリコン層１１もエッチングにより除去されるが，周
辺ＭＯＳトランジスタ・ソース領域３１，ゲート部１９
およびドレーン領域３２は，チタンシリサイド膜６７
Ａ，６５，６７Ｂで被覆されているから，上記エッチン
グで損傷を受けない。
ート部２１をパターニングする。このパターニングにお
けるエッチング方法としては好適には，ポリシリコン層
５をエッチングするのに好適な（ＳＦ６＋Ｃ２Ｃｌ３Ｆ
３）ガスを用いてドライエッチングを行う。そのエッチ
ング条件の１例を述べると，ＳＦ６／Ｃ２Ｃｌ３Ｆ３＝
７５ｓｃｃｍ／８ｓｃｃｍ，６．７Ｐａ，１３５０Ｗで
のドライエッチングである。コントロールゲート部２１
の形成時，周辺ＭＯＳトランジスタ領域１０の上部のポ
リシリコン層１１もエッチングにより除去されるが，周
辺ＭＯＳトランジスタ・ソース領域３１，ゲート部１９
およびドレーン領域３２は，チタンシリサイド膜６７
Ａ，６５，６７Ｂで被覆されているから，上記エッチン
グで損傷を受けない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】上述したように，第１実施例において，コ
ントロールゲート部２１形成時に周辺ＭＯＳトランジス
タゲート部１９の上部，ソース領域３１およびドレーン
領域３２の上部に形成されたチタンシリサイド膜６７
Ａ，６５，６７Ｂがコントロールゲート部２１を形成す
るときのエッチングに対する保護膜となって，周辺ＭＯ
Ｓトランジスタ領域１０の損傷を防止する。また本実施
例によれば，コントロールゲート部２１の厚さが薄くな
るという問題は発生しない。周辺ＭＯＳトランジスタ・
ソース領域３１およびドレーン領域３２の上部に形成さ
れたチタンシリサイド膜６７Ａ’，６７Ｂ’はソース領
域３１およびドレーン領域３２の抵抗値を低くし，周辺
ＭＯＳトランジスタの動作速度を向上させる。図２
（Ｄ）に示したチタン膜６９を形成し，メモリセルＭＯ
Ｓトランジスタ領域２０のソース領域３３およびドレー
ン領域３４の上部にチタンシリサイド膜６９Ａ，６９Ｃ
を形成してそこの抵抗値を低滅させることにより，メモ
リセルＭＯＳトランジスタの動作速度も向上する。すな
わち，ＥＰＲＯＭの動作速度が速くなる。
ントロールゲート部２１形成時に周辺ＭＯＳトランジス
タゲート部１９の上部，ソース領域３１およびドレーン
領域３２の上部に形成されたチタンシリサイド膜６７
Ａ，６５，６７Ｂがコントロールゲート部２１を形成す
るときのエッチングに対する保護膜となって，周辺ＭＯ
Ｓトランジスタ領域１０の損傷を防止する。また本実施
例によれば，コントロールゲート部２１の厚さが薄くな
るという問題は発生しない。周辺ＭＯＳトランジスタ・
ソース領域３１およびドレーン領域３２の上部に形成さ
れたチタンシリサイド膜６７Ａ’，６７Ｂ’はソース領
域３１およびドレーン領域３２の抵抗値を低くし，周辺
ＭＯＳトランジスタの動作速度を向上させる。図２
（Ｄ）に示したチタン膜６９を形成し，メモリセルＭＯ
Ｓトランジスタ領域２０のソース領域３３およびドレー
ン領域３４の上部にチタンシリサイド膜６９Ａ，６９Ｃ
を形成してそこの抵抗値を低滅させることにより，メモ
リセルＭＯＳトランジスタの動作速度も向上する。すな
わち，ＥＰＲＯＭの動作速度が速くなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】上述したメモリセルＭＯＳトランジスタ領
域２０の保護膜としてのチタン膜２５に代えて，たとえ
ば，窒化膜を使用することもできるが，使用後，その膜
の除去に塩素系のガスを使用することになり，シリコ
ン，ポリサイドまたはタングステンポリサイドなども同
時にエッチングされることになり，好ましくない。これ
に対して，本実施例では容易にチタン膜のみを選択的に
除去することができ，選択比が大きくなるという利点が
ある。また窒化膜ではなくチタン膜２５を使用する利点
としては，膜厚を極力薄くできるという点がある。ゲー
トマスクを作る際予めレジストによりパターニングする
が，ゲートマスクが厚いとレジストパターニングとエッ
チング後の形状にパターニング変化差が生じやすい。た
とえば，窒化膜ではゲートマスク厚さが厚いためテーパ
ー形状となり，ゲートマスク厚さが０．４μｍにおいて
０．５μｍのパターニングを作る場合，０．６５μｍの
ゲートマスク幅になる。そのため，ゲートマスク厚さは
極力薄いほうが好ましく，本実施例のチタン膜を使用と
すると，マスク材質とゲート電極材料との選択比が充分
大きいので，この点でも，チタン膜をマスクとして使用
する利点がある。
域２０の保護膜としてのチタン膜２５に代えて，たとえ
ば，窒化膜を使用することもできるが，使用後，その膜
の除去に塩素系のガスを使用することになり，シリコ
ン，ポリサイドまたはタングステンポリサイドなども同
時にエッチングされることになり，好ましくない。これ
に対して，本実施例では容易にチタン膜のみを選択的に
除去することができ，選択比が大きくなるという利点が
ある。また窒化膜ではなくチタン膜２５を使用する利点
としては，膜厚を極力薄くできるという点がある。ゲー
トマスクを作る際予めレジストによりパターニングする
が，ゲートマスクが厚いとレジストパターニングとエッ
チング後の形状にパターニング変化差が生じやすい。た
とえば，窒化膜ではゲートマスク厚さが厚いためテーパ
ー形状となり，ゲートマスク厚さが０．４μｍにおいて
０．５μｍのパターニングを作る場合，０．６５μｍの
ゲートマスク幅になる。そのため，ゲートマスク厚さは
極力薄いほうが好ましく，本実施例のチタン膜を使用と
すると，マスク材質とゲート電極材料との選択比が充分
大きいので，この点でも，チタン膜をマスクとして使用
する利点がある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (4)
- 【請求項１】 ２層の電極層を有するメモリセルと，該
２層の電極層のいずれか１層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において， 少なくとも，上記メモリセルの上部の電極層を形成時，
上記周辺トランジスタ部をチタン膜またはチタンシリサ
イド膜で被覆することを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項２】 上記メモリセル部のソースおよびドレー
ン領域の上部にチタンシリサイド膜を形成する請求項１
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 ２層の電極層を有するメモリセルと，該
２層の電極層のいずれか１層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において， 少なくとも，上記メモリセルの上部の電極層を形成時，
上記周辺トランジスタ部をタングステン膜で被覆するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項４】 上記不揮発性半導体記憶装置はＥＰＲＯ
Ｍであり，上記メモリセルは上部電極層としてコントロ
ールゲート，下部電極層としてフローティングゲートを
有し， 上記周辺トランジスタは該メモリセルの動作を制御する
トランジスタであって上記ゲート電極は該トランジスタ
のゲート層である請求項１〜３いずれか記載の不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02575892A JP3186168B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02575892A JP3186168B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190811A true JPH05190811A (ja) | 1993-07-30 |
| JP3186168B2 JP3186168B2 (ja) | 2001-07-11 |
Family
ID=12174739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02575892A Expired - Lifetime JP3186168B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186168B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905770A1 (en) * | 1997-09-25 | 1999-03-31 | Siemens Aktiengesellschaft | Method of fabrication semiconductor chips with silicide and implanted junctions |
| EP0938136A1 (en) * | 1997-12-08 | 1999-08-25 | Nec Corporation | Semiconductor device with salicide structure and fabrication method thereof |
| EP0997930A1 (en) * | 1998-10-30 | 2000-05-03 | Halo Lsi Design and Device Technology Inc. | Integration method for sidewall split gate flash transistor |
| KR100334300B1 (ko) * | 1997-07-10 | 2002-06-20 | 니시무로 타이죠 | 불휘발성반도체기억장치및그제조방법 |
| KR100393228B1 (ko) * | 2001-07-26 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬 무노광 패턴 형성 프로세스를 이용한 플래쉬메모리 소자의 제조 방법 |
| KR100469915B1 (ko) * | 1997-12-31 | 2005-07-07 | 매그나칩 반도체 유한회사 | 듀얼게이트전극제조방법 |
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| US8106519B2 (en) | 2008-04-22 | 2012-01-31 | Macronix International Co., Ltd. | Methods for pitch reduction |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108348123A (zh) * | 2015-10-10 | 2018-07-31 | 深圳市赫兹科技有限公司 | 地面清洁器 |
-
1992
- 1992-01-16 JP JP02575892A patent/JP3186168B2/ja not_active Expired - Lifetime
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703658B2 (en) | 1997-07-10 | 2004-03-09 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US7005345B2 (en) | 1997-07-10 | 2006-02-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| KR100334300B1 (ko) * | 1997-07-10 | 2002-06-20 | 니시무로 타이죠 | 불휘발성반도체기억장치및그제조방법 |
| US6472701B2 (en) | 1997-07-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6586805B2 (en) | 1997-07-10 | 2003-07-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| EP0905770A1 (en) * | 1997-09-25 | 1999-03-31 | Siemens Aktiengesellschaft | Method of fabrication semiconductor chips with silicide and implanted junctions |
| KR100318148B1 (ko) * | 1997-12-08 | 2002-04-22 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
| US6297094B1 (en) | 1997-12-08 | 2001-10-02 | Nec Corporation | Semiconductor device with salicide structure and fabrication method thereof |
| US6037625A (en) * | 1997-12-08 | 2000-03-14 | Nec Corporation | Semiconductor device with salicide structure and fabrication method thereof |
| EP0938136A1 (en) * | 1997-12-08 | 1999-08-25 | Nec Corporation | Semiconductor device with salicide structure and fabrication method thereof |
| KR100469915B1 (ko) * | 1997-12-31 | 2005-07-07 | 매그나칩 반도체 유한회사 | 듀얼게이트전극제조방법 |
| EP0997930A1 (en) * | 1998-10-30 | 2000-05-03 | Halo Lsi Design and Device Technology Inc. | Integration method for sidewall split gate flash transistor |
| KR100393228B1 (ko) * | 2001-07-26 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬 무노광 패턴 형성 프로세스를 이용한 플래쉬메모리 소자의 제조 방법 |
| US7256126B1 (en) * | 2004-02-03 | 2007-08-14 | Macronix International Co., Ltd. | Pitch reduction integrating formation of memory array and peripheral circuitry |
| US8084353B2 (en) | 2004-02-03 | 2011-12-27 | Macronix International Co., Ltd. | Methods for pitch reduction formation |
| US8106519B2 (en) | 2008-04-22 | 2012-01-31 | Macronix International Co., Ltd. | Methods for pitch reduction |
| US8294278B2 (en) | 2008-04-22 | 2012-10-23 | Macronix International Co., Ltd. | Methods for pitch reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186168B2 (ja) | 2001-07-11 |
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