JPH05183133A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH05183133A JPH05183133A JP3360261A JP36026191A JPH05183133A JP H05183133 A JPH05183133 A JP H05183133A JP 3360261 A JP3360261 A JP 3360261A JP 36026191 A JP36026191 A JP 36026191A JP H05183133 A JPH05183133 A JP H05183133A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- memory cell
- layer
- film
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 周辺ＭＯＳトランジスタおよびメモリセル部
の上部電極層であるコントロールゲートを損傷させない
ＥＰＲＯＭを製造する方法を提供する。 【構成】 メモリセルＭＯＳトランジスタ領域２０のコ
ントロールゲート部２１を形成したのち，アルミニュー
ム膜２５を被着させてこのアルミニューム膜２５をマス
クとして下部のフローティングゲート部２７をエッチン
グする。その後，アルミニューム膜２５をホット・リン
酸で除去する。フローティングゲート部２７形成時は周
辺ＭＯＳトランジスタ領域１０はアルミニューム膜２５
で保護しておく。アルミニューム膜２５は選択比が大き
く，コントロールゲート部２１の損傷なくフローティン
グゲート部２７を形成できる。
の上部電極層であるコントロールゲートを損傷させない
ＥＰＲＯＭを製造する方法を提供する。 【構成】 メモリセルＭＯＳトランジスタ領域２０のコ
ントロールゲート部２１を形成したのち，アルミニュー
ム膜２５を被着させてこのアルミニューム膜２５をマス
クとして下部のフローティングゲート部２７をエッチン
グする。その後，アルミニューム膜２５をホット・リン
酸で除去する。フローティングゲート部２７形成時は周
辺ＭＯＳトランジスタ領域１０はアルミニューム膜２５
で保護しておく。アルミニューム膜２５は選択比が大き
く，コントロールゲート部２１の損傷なくフローティン
グゲート部２７を形成できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の集積度の向上にともな
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこで製造するＭＯＳトランジスタの
構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこで製造するＭＯＳトランジスタの
構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
【０００３】ＥＰＲＯＭの基本回路としては，たとえ
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
６を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
６を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
【０００４】図６（Ａ）に図解したように，複数のメモ
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上にゲート酸化膜３が形成され，
ゲート酸化膜３の上にタングステン（Ｗ）ポリサイド層
５が形成され，さらに酸化シリコン膜７が形成され，そ
の上にＷポリサイド層１１が形成される。周辺ＭＯＳト
ランジスタ領域１０にはＭＯＳトランジスタのゲート電
極層を形成するため，周辺ＭＯＳトランジスタのゲート
形成領域の上部にホトレジスト膜１５が配設される。同
様に，メモリセルＭＯＳトランジスタ領域２０にコント
ロールゲートを形成するため，コントロールゲート形成
領域の上部にホトレジスト膜１７が配設される。
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上にゲート酸化膜３が形成され，
ゲート酸化膜３の上にタングステン（Ｗ）ポリサイド層
５が形成され，さらに酸化シリコン膜７が形成され，そ
の上にＷポリサイド層１１が形成される。周辺ＭＯＳト
ランジスタ領域１０にはＭＯＳトランジスタのゲート電
極層を形成するため，周辺ＭＯＳトランジスタのゲート
形成領域の上部にホトレジスト膜１５が配設される。同
様に，メモリセルＭＯＳトランジスタ領域２０にコント
ロールゲートを形成するため，コントロールゲート形成
領域の上部にホトレジスト膜１７が配設される。
【０００５】図６（Ｂ）に図解したように，レジスト膜
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および酸化シリコン膜７が除去される。Ｗポリ
サイド層５のうち残った部分が周辺ＭＯＳトランジスタ
ゲート部１９となる。メモリセルＭＯＳトランジスタ領
域２０においても，レジスト膜１７の下部を除くＷポリ
サイド層１１および酸化シリコン膜７が除去される。残
ったＷポリサイド層１１がコントロールゲート部２１と
なる。ドライエッチングにより，レジスト膜１５および
レジスト膜１７の頭部隅が相当除去され，頭部が丸くな
る。
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および酸化シリコン膜７が除去される。Ｗポリ
サイド層５のうち残った部分が周辺ＭＯＳトランジスタ
ゲート部１９となる。メモリセルＭＯＳトランジスタ領
域２０においても，レジスト膜１７の下部を除くＷポリ
サイド層１１および酸化シリコン膜７が除去される。残
ったＷポリサイド層１１がコントロールゲート部２１と
なる。ドライエッチングにより，レジスト膜１５および
レジスト膜１７の頭部隅が相当除去され，頭部が丸くな
る。
【０００６】図６（Ｃ）に図解したように，さらにホト
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにして，メモリセルＭＯＳトラ
ンジスタ領域２０の上部から再びエッチングを行う。こ
れにより，メモリセルＭＯＳトランジスタ領域２０にお
けるレジスト膜５１は破線で示したように除去されてい
く。さらにエッチングが進むと，図６（Ｄ）に示したよ
うに，メモリセルＭＯＳトランジスタ領域２０のレジス
ト膜１７Ａの下部のＷポリサイド層５およびゲート酸化
膜３がレジスト膜１７を除いて除去されて，フローティ
ングゲート部２７が形成される。
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにして，メモリセルＭＯＳトラ
ンジスタ領域２０の上部から再びエッチングを行う。こ
れにより，メモリセルＭＯＳトランジスタ領域２０にお
けるレジスト膜５１は破線で示したように除去されてい
く。さらにエッチングが進むと，図６（Ｄ）に示したよ
うに，メモリセルＭＯＳトランジスタ領域２０のレジス
ト膜１７Ａの下部のＷポリサイド層５およびゲート酸化
膜３がレジスト膜１７を除いて除去されて，フローティ
ングゲート部２７が形成される。
【０００７】その後，図７に示すように，周辺ＭＯＳト
ランジスタ・ソース領域３１および周辺ＭＯＳトランジ
スタ・ドレーン領域３２をＬＤＤインプランテーション
によって形成して，周辺ＭＯＳトランジスタゲート部１
９に２酸化シリコン（ＳｉＯ2 ）の側壁３７Ａ，３７Ｂ
を形成し，周辺ＭＯＳトランジスタ領域１０に，ゲート
部１９，ソース領域３１およびドレーン領域３２を有す
る周辺ＭＯＳトランジスタを形成する。また，メモリセ
ルＭＯＳトランジスタ領域２０においても，ＬＤＤイン
プランテーションによってセルＭＯＳトランジスタ・ソ
ース領域３３およびドレーン領域３４を形成して，二酸
化シリコンの側壁３８Ａ，３８Ｂを形成し，メモリセル
ＭＯＳトランジスタ領域２０に，ソース領域３３，ドレ
ーン領域３４，フローティングゲート部２７およびコン
トロールゲート部２１を有するメモリセルを形成する。
その後，図７に図解したＥＰＲＯＭの部分断面の上層に
絶縁膜，コンタクトなどを形成してＥＰＲＯＭとして完
成する。
ランジスタ・ソース領域３１および周辺ＭＯＳトランジ
スタ・ドレーン領域３２をＬＤＤインプランテーション
によって形成して，周辺ＭＯＳトランジスタゲート部１
９に２酸化シリコン（ＳｉＯ2 ）の側壁３７Ａ，３７Ｂ
を形成し，周辺ＭＯＳトランジスタ領域１０に，ゲート
部１９，ソース領域３１およびドレーン領域３２を有す
る周辺ＭＯＳトランジスタを形成する。また，メモリセ
ルＭＯＳトランジスタ領域２０においても，ＬＤＤイン
プランテーションによってセルＭＯＳトランジスタ・ソ
ース領域３３およびドレーン領域３４を形成して，二酸
化シリコンの側壁３８Ａ，３８Ｂを形成し，メモリセル
ＭＯＳトランジスタ領域２０に，ソース領域３３，ドレ
ーン領域３４，フローティングゲート部２７およびコン
トロールゲート部２１を有するメモリセルを形成する。
その後，図７に図解したＥＰＲＯＭの部分断面の上層に
絶縁膜，コンタクトなどを形成してＥＰＲＯＭとして完
成する。
【０００８】
【発明が解決しようとする課題】図６（Ｃ）に図解した
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図６（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図６（Ｄ）および図
７に図解したように，フローティングゲート部２７の形
成段階で，コントロールゲート部２１の厚さも破線で示
したコントロールゲート部２１Ｂが除去され，コントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチング過程において，エッチングさ
れ，その厚さが薄くなり，所望の厚さを維持することが
できないという問題に遭遇している。
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図６（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図６（Ｄ）および図
７に図解したように，フローティングゲート部２７の形
成段階で，コントロールゲート部２１の厚さも破線で示
したコントロールゲート部２１Ｂが除去され，コントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチング過程において，エッチングさ
れ，その厚さが薄くなり，所望の厚さを維持することが
できないという問題に遭遇している。
【０００９】上述した問題は，周辺ＭＯＳトランジスタ
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。
【００１０】上述した例は不揮発性半導体記憶装置とし
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
に電極が形成されるトランジスタとが同じプロセスで形
成される場合の問題を解決し，品質の高いＥＰＲＯＭな
ど不揮発性半導体記憶装置を製造可能にすることを目的
とする。また本発明の目的は上記不揮発性半導体記憶装
置と同様，領域によって異なる電極領域が形成される複
数層の電極層を有する半導体装置，上記同様に形成する
ことを可能することを目的とする。
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
に電極が形成されるトランジスタとが同じプロセスで形
成される場合の問題を解決し，品質の高いＥＰＲＯＭな
ど不揮発性半導体記憶装置を製造可能にすることを目的
とする。また本発明の目的は上記不揮発性半導体記憶装
置と同様，領域によって異なる電極領域が形成される複
数層の電極層を有する半導体装置，上記同様に形成する
ことを可能することを目的とする。
【００１１】
【課題を解決するための手段】上記問題を解決するた
め，本発明によれば，２層の電極層を有するメモリセル
と，該２層の電極層のいずれか１層と共通する層のゲー
ト電極層を有する周辺トランジスタとが同一半導体基板
に形成される不揮発性半導体記憶装置の製造方法におい
て，少なくとも，上記メモリセルの上部の電極層をアル
ミニュームをマスクとしてパターンニングすることを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。
め，本発明によれば，２層の電極層を有するメモリセル
と，該２層の電極層のいずれか１層と共通する層のゲー
ト電極層を有する周辺トランジスタとが同一半導体基板
に形成される不揮発性半導体記憶装置の製造方法におい
て，少なくとも，上記メモリセルの上部の電極層をアル
ミニュームをマスクとしてパターンニングすることを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。
【００１２】好適には，上部の電極層を形成後上記アル
ミニューム層を形成し，そのアルミニューム層をマスク
として下部の電極層をパターンニングする。また好適に
は，上部形成後その上にアルミニューム層を形成し該ア
ルミニューム層をマスクとして上部の電極層をパターン
ニングする。さらに好適には，上記上部電極層形成時，
上記周辺トランジスタのゲート電極層を同時に形成す
る。
ミニューム層を形成し，そのアルミニューム層をマスク
として下部の電極層をパターンニングする。また好適に
は，上部形成後その上にアルミニューム層を形成し該ア
ルミニューム層をマスクとして上部の電極層をパターン
ニングする。さらに好適には，上記上部電極層形成時，
上記周辺トランジスタのゲート電極層を同時に形成す
る。
【００１３】特定的には，上記不揮発性半導体記憶装置
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有する。上記周辺トランジスタは該メモリセ
ルの動作を制御するトランジスタであって 上記ゲート
電極は該トランジスタのゲート層である。
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有する。上記周辺トランジスタは該メモリセ
ルの動作を制御するトランジスタであって 上記ゲート
電極は該トランジスタのゲート層である。
【００１４】
【作用】アルミニューム層を電極層となるポリシリコン
またはタングステン（Ｗ）ポリサイドなどの電極材料で
形成された層のマスクとして使用し，ポリシリコンまた
はＷポリサイドなどを好適にエッチングし，アルミニュ
ームはエッチングしないエッチングガス，たとえば，
（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ）ガスを用いてエッチングす
る。その結果，上部の電極層にはダメージなく下部の電
極層を形成することができる。アルミニュームをマスク
として使用すると，その除去にホットリン酸などのシリ
コン，ポリシリコンなどにダメージを与えずアルミニュ
ームのみを選択的に除去できる薬品を使用することがで
きる。
またはタングステン（Ｗ）ポリサイドなどの電極材料で
形成された層のマスクとして使用し，ポリシリコンまた
はＷポリサイドなどを好適にエッチングし，アルミニュ
ームはエッチングしないエッチングガス，たとえば，
（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ）ガスを用いてエッチングす
る。その結果，上部の電極層にはダメージなく下部の電
極層を形成することができる。アルミニュームをマスク
として使用すると，その除去にホットリン酸などのシリ
コン，ポリシリコンなどにダメージを与えずアルミニュ
ームのみを選択的に除去できる薬品を使用することがで
きる。
【００１５】アルミニュームをデポジションするタイミ
ングとしては，上部電極層を形成後，下部電極層を形成
する時にデポジションする方法と，下部電極層を形成す
るときにデポジションする方法とがある。前者はセルフ
アライメントに適する。また，周辺トランジスタのゲー
ト電極層を上記上部電極層と同時に形成することが好適
である。不揮発性半導体記憶装置としては，好適には，
ＥＰＲＯＭである。
ングとしては，上部電極層を形成後，下部電極層を形成
する時にデポジションする方法と，下部電極層を形成す
るときにデポジションする方法とがある。前者はセルフ
アライメントに適する。また，周辺トランジスタのゲー
ト電極層を上記上部電極層と同時に形成することが好適
である。不揮発性半導体記憶装置としては，好適には，
ＥＰＲＯＭである。
【００１６】
【実施例】本発明の不揮発性半導体記憶装置の製造方法
の第１実施例として，ＥＰＲＯＭの製造を例示する。図
１〜図２はＥＰＲＯＭの製造方法を図解したプロセス図
であり，図３はかかる製造プロセスによって製造された
ＥＰＲＯＭの部分断面図である。図３に示すＥＰＲＯＭ
の構成は図解の関係で，複数の周辺ＭＯＳトランジスタ
領域のうち代表的な１つの周辺ＭＯＳトランジスタ領域
１０と，複数のメモリセルＭＯＳトランジスタ領域のう
ち代表的な１つのメモリセルＭＯＳトランジスタ領域２
０を示している。
の第１実施例として，ＥＰＲＯＭの製造を例示する。図
１〜図２はＥＰＲＯＭの製造方法を図解したプロセス図
であり，図３はかかる製造プロセスによって製造された
ＥＰＲＯＭの部分断面図である。図３に示すＥＰＲＯＭ
の構成は図解の関係で，複数の周辺ＭＯＳトランジスタ
領域のうち代表的な１つの周辺ＭＯＳトランジスタ領域
１０と，複数のメモリセルＭＯＳトランジスタ領域のう
ち代表的な１つのメモリセルＭＯＳトランジスタ領域２
０を示している。
【００１７】ＥＰＲＯＭは，シリコン基板１に素子分離
（ＬＯＣＯＳ）領域３６を形成後，このＬＯＣＯＳ領域
３６を境界にして周辺ＭＯＳトランジスタ領域１０とメ
モリセルＭＯＳトランジスタ領域２０が形成される。メ
モリセルＭＯＳトランジスタ領域２０は，シリコン基板
１に形成されたメモリセルＭＯＳトランジスタ・ソース
領域３３およびドレーン領域３４，シリコン基板１の上
に形成されたゲート酸化膜３，ゲート酸化膜３の上に形
成されたフローティングゲート部２７，酸化シリコン膜
７，コントロールゲート部２１，これらゲート酸化膜
３，フローティングゲート部２７，酸化シリコン膜７お
よびコントロールゲート部２１の側壁に形成された酸化
シリコン側壁３８Ａ，３８Ｂを有している。周辺ＭＯＳ
トランジスタ領域１０は，シリコン基板１内に形成され
た周辺ＭＯＳトランジスタ・ソース領域３１およびドレ
ーン領域３２，シリコン基板１の上に形成されたゲート
酸化膜３，周辺ＭＯＳトランジスタゲート部１９，周辺
ＭＯＳトランジスタゲート部１９の側壁に形成された酸
化シリコン側壁３７Ａ，３７Ｂを有している。周辺ＭＯ
Ｓトランジスタ領域１０およびメモリセルＭＯＳトラン
ジスタ領域２０の上部には，絶縁層，コンタクトを介し
て接続される電極層などが形成されるが，本発明の直接
関係しないので，図解を省略している。
（ＬＯＣＯＳ）領域３６を形成後，このＬＯＣＯＳ領域
３６を境界にして周辺ＭＯＳトランジスタ領域１０とメ
モリセルＭＯＳトランジスタ領域２０が形成される。メ
モリセルＭＯＳトランジスタ領域２０は，シリコン基板
１に形成されたメモリセルＭＯＳトランジスタ・ソース
領域３３およびドレーン領域３４，シリコン基板１の上
に形成されたゲート酸化膜３，ゲート酸化膜３の上に形
成されたフローティングゲート部２７，酸化シリコン膜
７，コントロールゲート部２１，これらゲート酸化膜
３，フローティングゲート部２７，酸化シリコン膜７お
よびコントロールゲート部２１の側壁に形成された酸化
シリコン側壁３８Ａ，３８Ｂを有している。周辺ＭＯＳ
トランジスタ領域１０は，シリコン基板１内に形成され
た周辺ＭＯＳトランジスタ・ソース領域３１およびドレ
ーン領域３２，シリコン基板１の上に形成されたゲート
酸化膜３，周辺ＭＯＳトランジスタゲート部１９，周辺
ＭＯＳトランジスタゲート部１９の側壁に形成された酸
化シリコン側壁３７Ａ，３７Ｂを有している。周辺ＭＯ
Ｓトランジスタ領域１０およびメモリセルＭＯＳトラン
ジスタ領域２０の上部には，絶縁層，コンタクトを介し
て接続される電極層などが形成されるが，本発明の直接
関係しないので，図解を省略している。
【００１８】以下，図１〜図２を参照して，図３に示し
たＥＰＲＯＭの製造方法について述べる。図１と図２と
は連続した製造方法を図解しているが，図解の関係で２
つの図面に分割している。図１（Ａ）に示したように，
シリコン基板１の上にゲート酸化膜３となる二酸化シリ
コン（ＳｉＯ2 ）層が形成される。図３に示すＬＯＣＯ
Ｓ領域３６を形成した後，ゲート酸化膜３の上にメモリ
セルＭＯＳトランジスタ領域２０のフローティングゲー
ト部２７および周辺ＭＯＳトランジスタ領域１０の周辺
ＭＯＳトランジスタゲート部１９が形成されるＷポリサ
イド層５がデポジションされる。Ｗポリサイド層５の上
にコントロールゲート部２１のゲート酸化膜となる酸化
シリコン膜７が形成される。さらに酸化シリコン膜７の
上にメモリセルＭＯＳトランジスタ領域２０のコントロ
ールゲート部２１が形成されるＷポリサイド層１１が形
成される。上記工程（プロセス）の後，周辺ＭＯＳトラ
ンジスタ領域１０の周辺ＭＯＳトランジスタゲート部１
９を形成するため周辺ＭＯＳトランジスタ領域１０のＷ
ポリサイド層５の上にレジスト膜１５，および，メモリ
セルＭＯＳトランジスタ領域２０のコントロールゲート
部２１を形成するためメモリセルＭＯＳトランジスタ領
域２０のＷポリサイド層１１の上にレジスト膜１７が形
成される。
たＥＰＲＯＭの製造方法について述べる。図１と図２と
は連続した製造方法を図解しているが，図解の関係で２
つの図面に分割している。図１（Ａ）に示したように，
シリコン基板１の上にゲート酸化膜３となる二酸化シリ
コン（ＳｉＯ2 ）層が形成される。図３に示すＬＯＣＯ
Ｓ領域３６を形成した後，ゲート酸化膜３の上にメモリ
セルＭＯＳトランジスタ領域２０のフローティングゲー
ト部２７および周辺ＭＯＳトランジスタ領域１０の周辺
ＭＯＳトランジスタゲート部１９が形成されるＷポリサ
イド層５がデポジションされる。Ｗポリサイド層５の上
にコントロールゲート部２１のゲート酸化膜となる酸化
シリコン膜７が形成される。さらに酸化シリコン膜７の
上にメモリセルＭＯＳトランジスタ領域２０のコントロ
ールゲート部２１が形成されるＷポリサイド層１１が形
成される。上記工程（プロセス）の後，周辺ＭＯＳトラ
ンジスタ領域１０の周辺ＭＯＳトランジスタゲート部１
９を形成するため周辺ＭＯＳトランジスタ領域１０のＷ
ポリサイド層５の上にレジスト膜１５，および，メモリ
セルＭＯＳトランジスタ領域２０のコントロールゲート
部２１を形成するためメモリセルＭＯＳトランジスタ領
域２０のＷポリサイド層１１の上にレジスト膜１７が形
成される。
【００１９】図１（Ａ）に示した状態において，たとえ
ば，Ｗポリサイドをエッチングする（ＳＦ6 ＋Ｃ2 Ｃｌ
3 Ｆ3 ）ガスなどでドライエッチングを行うと，レジス
ト膜１５およびレジスト膜１７の周囲のＷポリサイド層
５，および，Ｗポリサイド層１１が除去されて，図１
（Ｂ）に示すように，周辺ＭＯＳトランジスタゲート部
１９およびコントロールゲート部２１が形成される。
ば，Ｗポリサイドをエッチングする（ＳＦ6 ＋Ｃ2 Ｃｌ
3 Ｆ3 ）ガスなどでドライエッチングを行うと，レジス
ト膜１５およびレジスト膜１７の周囲のＷポリサイド層
５，および，Ｗポリサイド層１１が除去されて，図１
（Ｂ）に示すように，周辺ＭＯＳトランジスタゲート部
１９およびコントロールゲート部２１が形成される。
【００２０】好適には，図１（Ｃ）に示すように，シリ
コン酸化膜２３を形成する。このシリコン酸化膜２３
は，後に行う周辺ＭＯＳトランジスタ領域１０のＬＤＤ
インプランテーションにおけるチャネリング防止に好適
である。なお，このシリコン酸化膜２３の形成は選択的
（任意）である。以下の実施例では，図１（Ｂ）に示し
たように，シリコン酸化膜２３をデポジションした例に
ついて述べる。
コン酸化膜２３を形成する。このシリコン酸化膜２３
は，後に行う周辺ＭＯＳトランジスタ領域１０のＬＤＤ
インプランテーションにおけるチャネリング防止に好適
である。なお，このシリコン酸化膜２３の形成は選択的
（任意）である。以下の実施例では，図１（Ｂ）に示し
たように，シリコン酸化膜２３をデポジションした例に
ついて述べる。
【００２１】図１（Ｄ）に示すように，酸化膜２３の上
に５００Å〜１０００Å程度の厚さでアルミニューム
（Ａｌ）をデポジションして，シリコン酸化膜２３の上
にアルミニューム膜２５を被着させる。このアルミニュ
ーム膜２５の被着の具体的条件を例示する。ＲＦ印加形
ＥＣＲドライエッチング装置を使用し， ＢＣＬ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ マイクロ波電力＝１０００Ｗ ＲＦ電力＝５０Ｗ（２ＭＨZ ） 圧力＝１６ｍＴｏｒｒ
に５００Å〜１０００Å程度の厚さでアルミニューム
（Ａｌ）をデポジションして，シリコン酸化膜２３の上
にアルミニューム膜２５を被着させる。このアルミニュ
ーム膜２５の被着の具体的条件を例示する。ＲＦ印加形
ＥＣＲドライエッチング装置を使用し， ＢＣＬ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ マイクロ波電力＝１０００Ｗ ＲＦ電力＝５０Ｗ（２ＭＨZ ） 圧力＝１６ｍＴｏｒｒ
【００２２】周辺ＭＯＳトランジスタ領域１０の全面，
および，コントロールゲート部２１の上部にレジストパ
ターンを施し（図示せず），ドライエッチングにより，
レジストパターン以外の部分のアルミニューム膜２５を
除去する。その結果，図２（Ａ）に示すように，メモリ
セルＭＯＳトランジスタ領域２０については，コントロ
ールゲート部２１の上部のアルミニューム膜２５を除い
てその周辺のアルミニューム膜２５が除去される。周辺
ＭＯＳトランジスタ領域１０のアルミニューム膜２５は
残っている。このプロセスにおいて周辺ＭＯＳトランジ
スタ領域１０のアルミニューム膜２５の全面にレジスト
をデポジションするのは，次のプロセスにおいてエッチ
ングする必要がない周辺ＭＯＳトランジスタ領域１０を
保護するためである。
および，コントロールゲート部２１の上部にレジストパ
ターンを施し（図示せず），ドライエッチングにより，
レジストパターン以外の部分のアルミニューム膜２５を
除去する。その結果，図２（Ａ）に示すように，メモリ
セルＭＯＳトランジスタ領域２０については，コントロ
ールゲート部２１の上部のアルミニューム膜２５を除い
てその周辺のアルミニューム膜２５が除去される。周辺
ＭＯＳトランジスタ領域１０のアルミニューム膜２５は
残っている。このプロセスにおいて周辺ＭＯＳトランジ
スタ領域１０のアルミニューム膜２５の全面にレジスト
をデポジションするのは，次のプロセスにおいてエッチ
ングする必要がない周辺ＭＯＳトランジスタ領域１０を
保護するためである。
【００２３】図２（Ｂ）に示すように，コントロールゲ
ート部２１の上部に残っているアルミニューム膜２５を
マスクとして，Ｗポリサイド層５をエッチングする。こ
のエッチングガスとしては，アルミニュームをエッチン
グせず，Ｗポリサイド層を好適にエッチングするガス，
たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを使用す
る。その結果，コントロールゲート部２１の下部にフロ
ーティングゲート部２７が形成される。
ート部２１の上部に残っているアルミニューム膜２５を
マスクとして，Ｗポリサイド層５をエッチングする。こ
のエッチングガスとしては，アルミニュームをエッチン
グせず，Ｗポリサイド層を好適にエッチングするガス，
たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを使用す
る。その結果，コントロールゲート部２１の下部にフロ
ーティングゲート部２７が形成される。
【００２４】図２（Ｃ）に示すように，摂氏約８０度程
度のホット・リン酸をデポジションして，周辺ＭＯＳト
ランジスタ領域１０およびメモリセルＭＯＳトランジス
タ領域２０の残っているアルミニューム膜２５のみを選
択的に除去する。これにより，ゲート酸化膜３の上に，
周辺ＭＯＳトランジスタ領域１０においては周辺ＭＯＳ
トランジスタゲート部１９となる１層の電極部，およ
び，コントロールゲート部２１とフローティングゲート
部２７との２層のゲート電極層部が形成される。
度のホット・リン酸をデポジションして，周辺ＭＯＳト
ランジスタ領域１０およびメモリセルＭＯＳトランジス
タ領域２０の残っているアルミニューム膜２５のみを選
択的に除去する。これにより，ゲート酸化膜３の上に，
周辺ＭＯＳトランジスタ領域１０においては周辺ＭＯＳ
トランジスタゲート部１９となる１層の電極部，およ
び，コントロールゲート部２１とフローティングゲート
部２７との２層のゲート電極層部が形成される。
【００２５】その後，ＬＤＤインプランテーションを行
い，周辺ＭＯＳトランジスタ領域１０にソース領域３１
およびドレーン領域３２，メモリセルＭＯＳトランジス
タ領域２０にソース領域３３およびドレーン領域３４を
形成する。またＬＤＤ側壁形成処理を行いない側壁３７
Ａ，３７Ｂ側壁３７Ａ，３７Ｂ，および，側壁３８Ａ，
３８Ｂを形成して，図３に示すＥＰＲＯＭを形成する。
以上述べたように，フローティングゲート部２７を形成
するプロセスにおいて，コントロールゲート部２１をア
ルミニューム膜２５がマスクとして保護しているので，
図７に示したようなコントロールゲート部２１の厚さが
薄くなるような問題が生じない。
い，周辺ＭＯＳトランジスタ領域１０にソース領域３１
およびドレーン領域３２，メモリセルＭＯＳトランジス
タ領域２０にソース領域３３およびドレーン領域３４を
形成する。またＬＤＤ側壁形成処理を行いない側壁３７
Ａ，３７Ｂ側壁３７Ａ，３７Ｂ，および，側壁３８Ａ，
３８Ｂを形成して，図３に示すＥＰＲＯＭを形成する。
以上述べたように，フローティングゲート部２７を形成
するプロセスにおいて，コントロールゲート部２１をア
ルミニューム膜２５がマスクとして保護しているので，
図７に示したようなコントロールゲート部２１の厚さが
薄くなるような問題が生じない。
【００２６】以上の実施例においては，周辺ＭＯＳトラ
ンジスタ領域１０の周辺ＭＯＳトランジスタゲート部１
９をメモリセルＭＯＳトランジスタ領域２０のフローテ
ィングゲート部２７と同じ層に形成する例を示したが，
コントロールゲート部２１と同じ層に形成することもで
きる。たとえば，ＴＦＴ（Thin Film Transistor) とし
て周辺ＭＯＳトランジスタ領域１０を形成するような場
合は，周辺ＭＯＳトランジスタ領域１０の周辺ＭＯＳト
ランジスタゲート部１９をＷポリサイド層１１の層に形
成することもできる。また上記実施例では，コントロー
ルゲート部２１，フローティングゲート部２７および周
辺ＭＯＳトランジスタゲート部１９の形成材料としてそ
れぞれ，タングステン（Ｗ）ポリサイドを用いた例につ
いて述べたが，電極材料としての他の好適な材料，たと
えば，ポリシリコンなどを用いることができる。ポリシ
リコンを使用した場合のドライエッチングガスとして
は，上述した（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを使用で
きる。なお，よく知られているようにＷポリサイドはポ
リシリコンに対して動作速度の点が優れている。
ンジスタ領域１０の周辺ＭＯＳトランジスタゲート部１
９をメモリセルＭＯＳトランジスタ領域２０のフローテ
ィングゲート部２７と同じ層に形成する例を示したが，
コントロールゲート部２１と同じ層に形成することもで
きる。たとえば，ＴＦＴ（Thin Film Transistor) とし
て周辺ＭＯＳトランジスタ領域１０を形成するような場
合は，周辺ＭＯＳトランジスタ領域１０の周辺ＭＯＳト
ランジスタゲート部１９をＷポリサイド層１１の層に形
成することもできる。また上記実施例では，コントロー
ルゲート部２１，フローティングゲート部２７および周
辺ＭＯＳトランジスタゲート部１９の形成材料としてそ
れぞれ，タングステン（Ｗ）ポリサイドを用いた例につ
いて述べたが，電極材料としての他の好適な材料，たと
えば，ポリシリコンなどを用いることができる。ポリシ
リコンを使用した場合のドライエッチングガスとして
は，上述した（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを使用で
きる。なお，よく知られているようにＷポリサイドはポ
リシリコンに対して動作速度の点が優れている。
【００２７】上述したフローティングゲート部２７形成
時にコントロールゲート部２１の保護膜としてのアルミ
ニューム膜２５の代えて，たとえば，窒化膜を使用する
こともできるが，使用後，その膜の除去に塩素系のガス
を使用することになり，シリコン，ポリサイドまたはＷ
ポリサイドなども同時にエッチングされることになり，
好ましくない。この点，上述したアルミニューム膜２５
を用いると，ホット・リン酸でアルミニューム膜２５の
みを除去することができ，選択比が大きくなるという利
点がある。
時にコントロールゲート部２１の保護膜としてのアルミ
ニューム膜２５の代えて，たとえば，窒化膜を使用する
こともできるが，使用後，その膜の除去に塩素系のガス
を使用することになり，シリコン，ポリサイドまたはＷ
ポリサイドなども同時にエッチングされることになり，
好ましくない。この点，上述したアルミニューム膜２５
を用いると，ホット・リン酸でアルミニューム膜２５の
みを除去することができ，選択比が大きくなるという利
点がある。
【００２８】また窒化膜ではなく本実施例のアルミニュ
ーム膜２５を使用する利点としては，膜厚を極力薄くで
きるという点がある。ゲートマスクを作る際予めホット
レジストによりパターンニングするが，ゲートマスクが
厚いとレジストパターンニングとエッチング後の形状に
パターンニング変化差が生じやすい。たとえば，窒化膜
ではゲートマスク厚さが厚いためテーパー形状となり，
ゲートマスク厚さが０．４μｍにおいて０．５μｍのパ
ターンニングを作る場合，０．６５みーｍのゲートマス
ク幅になる。そのため，ゲートマスク厚さは極力薄いほ
うが好ましく，本実施例のアルミニューム膜を使用とす
ると，マスク材質とゲート電極材料との選択比が充分大
きいので，この点でも，アルミニューム膜をマスクとし
て使用する利点がある。
ーム膜２５を使用する利点としては，膜厚を極力薄くで
きるという点がある。ゲートマスクを作る際予めホット
レジストによりパターンニングするが，ゲートマスクが
厚いとレジストパターンニングとエッチング後の形状に
パターンニング変化差が生じやすい。たとえば，窒化膜
ではゲートマスク厚さが厚いためテーパー形状となり，
ゲートマスク厚さが０．４μｍにおいて０．５μｍのパ
ターンニングを作る場合，０．６５みーｍのゲートマス
ク幅になる。そのため，ゲートマスク厚さは極力薄いほ
うが好ましく，本実施例のアルミニューム膜を使用とす
ると，マスク材質とゲート電極材料との選択比が充分大
きいので，この点でも，アルミニューム膜をマスクとし
て使用する利点がある。
【００２９】本発明の不揮発性半導体記憶装置の第２実
施例としてのＥＰＲＯＭの製造方法について，図４およ
び図５を参照して述べる。図４および図５も連続した製
造方法を図解しているが，図解の関係で図面を分割して
いる。この製造方法によっても，図３に図解したＥＰＲ
ＯＭが製造される。
施例としてのＥＰＲＯＭの製造方法について，図４およ
び図５を参照して述べる。図４および図５も連続した製
造方法を図解しているが，図解の関係で図面を分割して
いる。この製造方法によっても，図３に図解したＥＰＲ
ＯＭが製造される。
【００３０】図４（Ａ）に示すように、シリコン基板１
の上にゲート酸化膜３を形成し，その上にＷポリサイド
層５を形成し，酸化シリコン膜７を形成し，さらにＷポ
リサイド層１１を形成する。以上のプロセスは図１を参
照して述べたプロセスと同じである。周辺ＭＯＳトラン
ジスタ領域１０におけるＷポリサイド層５，および，メ
モリセルＭＯＳトランジスタ領域２０におけるＷポリサ
イド層１１の上にアルミニュームをデポジションしてア
ルミニューム膜２５を形成する。このアルミニューム膜
２５の形成方法および条件は上述した例と同様である。
周辺ＭＯＳトランジスタ領域１０における周辺ＭＯＳト
ランジスタゲート部１９が形成される部分の上部にレジ
スト膜１５，メモリセルＭＯＳトランジスタ領域２０の
コントロールゲート部２１が形成される上部にレジスト
膜１７をデポジションする。
の上にゲート酸化膜３を形成し，その上にＷポリサイド
層５を形成し，酸化シリコン膜７を形成し，さらにＷポ
リサイド層１１を形成する。以上のプロセスは図１を参
照して述べたプロセスと同じである。周辺ＭＯＳトラン
ジスタ領域１０におけるＷポリサイド層５，および，メ
モリセルＭＯＳトランジスタ領域２０におけるＷポリサ
イド層１１の上にアルミニュームをデポジションしてア
ルミニューム膜２５を形成する。このアルミニューム膜
２５の形成方法および条件は上述した例と同様である。
周辺ＭＯＳトランジスタ領域１０における周辺ＭＯＳト
ランジスタゲート部１９が形成される部分の上部にレジ
スト膜１５，メモリセルＭＯＳトランジスタ領域２０の
コントロールゲート部２１が形成される上部にレジスト
膜１７をデポジションする。
【００３１】レジスト膜１５およびレジスト膜１７をマ
スクとして，ドライエッチングによりアルミニューム膜
２５をパターンニングする。その結果，図４（Ｂ）に示
すように，周辺ＭＯＳトランジスタゲート部１９および
コントロールゲート部２１が形成される部分の上部にア
ルミニューム膜２５が残る。
スクとして，ドライエッチングによりアルミニューム膜
２５をパターンニングする。その結果，図４（Ｂ）に示
すように，周辺ＭＯＳトランジスタゲート部１９および
コントロールゲート部２１が形成される部分の上部にア
ルミニューム膜２５が残る。
【００３２】図４（Ｂ）に示す残ったアルミニューム膜
２５をマスクとして周辺ＭＯＳトランジスタ領域１０に
ついては周辺ＭＯＳトランジスタゲート部１９，メモリ
セルＭＯＳトランジスタ領域２０についてはコントロー
ルゲート部２１のパターンニングを行う。このパターン
ニングを行うエッチングガスとしては，上述した第１実
施例と同様，アルミニュームはエッチングせずＷポリサ
イドまたはポリシリコンなどをエッチングする（ＳＦ6
＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスなどを用いる。その結果，図４
（Ｃ）に示すように，周辺ＭＯＳトランジスタ領域１０
においはて周辺ＭＯＳトランジスタゲート部１９，メモ
リセルＭＯＳトランジスタ領域２０においてはコントロ
ールゲート部２１が形成される。
２５をマスクとして周辺ＭＯＳトランジスタ領域１０に
ついては周辺ＭＯＳトランジスタゲート部１９，メモリ
セルＭＯＳトランジスタ領域２０についてはコントロー
ルゲート部２１のパターンニングを行う。このパターン
ニングを行うエッチングガスとしては，上述した第１実
施例と同様，アルミニュームはエッチングせずＷポリサ
イドまたはポリシリコンなどをエッチングする（ＳＦ6
＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスなどを用いる。その結果，図４
（Ｃ）に示すように，周辺ＭＯＳトランジスタ領域１０
においはて周辺ＭＯＳトランジスタゲート部１９，メモ
リセルＭＯＳトランジスタ領域２０においてはコントロ
ールゲート部２１が形成される。
【００３３】再び，アルミニュームをデポジションして
アルミニューム膜４１を形成する。その後，パターンニ
ングを行い，コントロールゲート部２１の上のアルミニ
ューム膜４１をエッチングする。その結果，図５（Ａ）
に示すように，周辺ＭＯＳトランジスタ領域１０は保護
膜としてのアルミニューム膜４１で被覆され，コントロ
ールゲート部２１の上にアルミニューム膜２５が残る。
アルミニューム膜４１を形成する。その後，パターンニ
ングを行い，コントロールゲート部２１の上のアルミニ
ューム膜４１をエッチングする。その結果，図５（Ａ）
に示すように，周辺ＭＯＳトランジスタ領域１０は保護
膜としてのアルミニューム膜４１で被覆され，コントロ
ールゲート部２１の上にアルミニューム膜２５が残る。
【００３４】（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いて
周辺ＭＯＳトランジスタ領域１０部分をエッチングす
る。このエッチングにおいては，アルミニューム膜２５
はエッチングされず，Ｗポリサイド層５がエッチングさ
れるから，図５（Ｂ）に示すように，フローティングゲ
ート部２７が形成される。
周辺ＭＯＳトランジスタ領域１０部分をエッチングす
る。このエッチングにおいては，アルミニューム膜２５
はエッチングされず，Ｗポリサイド層５がエッチングさ
れるから，図５（Ｂ）に示すように，フローティングゲ
ート部２７が形成される。
【００３５】ホット・リン酸を用いて，周辺ＭＯＳトラ
ンジスタ領域１０およびメモリセルＭＯＳトランジスタ
領域２０の残ったアルミニューム，アルミニューム膜２
５およびアルミニューム膜４１を除去する。その結果，
図５（Ｃ）に示すように，周辺ＭＯＳトランジスタ領域
１０においては，周辺ＭＯＳトランジスタゲート部１
９，メモリセルＭＯＳトランジスタ領域２０において
は，フローティングゲート部２７およびコントロールゲ
ート部２１が形成される。
ンジスタ領域１０およびメモリセルＭＯＳトランジスタ
領域２０の残ったアルミニューム，アルミニューム膜２
５およびアルミニューム膜４１を除去する。その結果，
図５（Ｃ）に示すように，周辺ＭＯＳトランジスタ領域
１０においては，周辺ＭＯＳトランジスタゲート部１
９，メモリセルＭＯＳトランジスタ領域２０において
は，フローティングゲート部２７およびコントロールゲ
ート部２１が形成される。
【００３６】その後，ＬＤＤインプランテーション，側
壁形成などを行って，図３に示したＥＰＲＯＭを形成す
る。この第２実施例においても，フローティングゲート
部２７形成プロセスにおいて，コントロールゲート部２
１がアルミニューム膜２５で保護されているから，コン
トロールゲート部２１の厚さが薄くなるという問題はな
くなる。
壁形成などを行って，図３に示したＥＰＲＯＭを形成す
る。この第２実施例においても，フローティングゲート
部２７形成プロセスにおいて，コントロールゲート部２
１がアルミニューム膜２５で保護されているから，コン
トロールゲート部２１の厚さが薄くなるという問題はな
くなる。
【００３７】図５（Ａ）に示した周辺ＭＯＳトランジス
タ領域１０の上部の保護膜はアルミニューム膜４１でな
く他の保護膜にすることもできる。すなわち，フローテ
ィングゲート部２７形成時点におけるエッチングによっ
てコントロールゲート部２１の厚さが薄くなることを防
止すればよいので，周辺ＭＯＳトランジスタ領域１０を
アルミニューム膜４１で保護する必要はない。その他，
この第２実施例において第１実施例で例示したと同様の
種々の変形形態をることができるが，その変形形態の詳
細記述は割愛する。
タ領域１０の上部の保護膜はアルミニューム膜４１でな
く他の保護膜にすることもできる。すなわち，フローテ
ィングゲート部２７形成時点におけるエッチングによっ
てコントロールゲート部２１の厚さが薄くなることを防
止すればよいので，周辺ＭＯＳトランジスタ領域１０を
アルミニューム膜４１で保護する必要はない。その他，
この第２実施例において第１実施例で例示したと同様の
種々の変形形態をることができるが，その変形形態の詳
細記述は割愛する。
【００３８】第１実施例と第２実施例とを比較すると，
第１実施例においてはコントロールゲート部２１形成時
にセルフアライメント（自己整合）が実現できないのに
対して，第２実施例はセルフアライメントが実現できて
いる。そのため，第１実施例では，初期のコントロール
ゲート部２１の形成をやや大きくしておく必要がある。
第１実施例においてはコントロールゲート部２１形成時
にセルフアライメント（自己整合）が実現できないのに
対して，第２実施例はセルフアライメントが実現できて
いる。そのため，第１実施例では，初期のコントロール
ゲート部２１の形成をやや大きくしておく必要がある。
【００３９】以上の実施例は不揮発性半導体記憶装置と
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。
【００４０】
【発明の効果】上述した例示から明らかなように，本発
明によれば，たとえば，ＥＰＲＯＭなどの不揮発性半導
体記憶装置に適用した場合，上部電極層にダメージを与
えずに複数層の電極層を形成できる。本発明によれば，
下層の電極層を形成する再のマスクとしてアルミニュー
ムを用いているので，簡単な方法でアルミニューム除去
時に他の材料に損傷を与えずにアルミニュームのみを選
択的に除去できる。
明によれば，たとえば，ＥＰＲＯＭなどの不揮発性半導
体記憶装置に適用した場合，上部電極層にダメージを与
えずに複数層の電極層を形成できる。本発明によれば，
下層の電極層を形成する再のマスクとしてアルミニュー
ムを用いているので，簡単な方法でアルミニューム除去
時に他の材料に損傷を与えずにアルミニュームのみを選
択的に除去できる。
【図１】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図２】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図３】図１および図２に示した製造方法によって製造
されたＥＰＲＯＭの部分断面図である。
されたＥＰＲＯＭの部分断面図である。
【図４】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図５】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図６】従来のＥＰＲＯＭの製造方法を図解する図であ
る。
る。
【図７】図６に示した製造方法によって製造されたＥＰ
ＲＯＭの部分断面図である。
ＲＯＭの部分断面図である。
１・・シリコン基板， ３・・ゲート酸化膜， ５・・Ｗポリサイド層， ７・・酸化シリコン膜， １０・・周辺ＭＯＳトランジスタ領域， １１・・Ｗポリサイド層， １５，１７・・レジスト， １９・・周辺ＭＯＳトランジスタゲート部， ２０・・メモリセルＭＯＳトランジスタ領域， ２１・・コントロールゲート部， ２３・・シリコン酸化膜， ２５・・アルミニューム膜， ２７・・フローティングゲート部， ３１・・周辺ＭＯＳトランジスタ・ソース領域， ３２・・周辺ＭＯＳトランジスタ・ドレーン領域， ３３・・メモリセルＭＯＳトランジスタ・ソース領域， ３４・・メモリセルＭＯＳトランジスタ・ドレーン領
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・酸化シリコン側壁， ３８Ａ，３８Ｂ・・酸化シリコン側壁， ４１・・アルミニューム膜。
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・酸化シリコン側壁， ３８Ａ，３８Ｂ・・酸化シリコン側壁， ４１・・アルミニューム膜。
【手続補正書】
【提出日】平成４年３月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ＥＰＲＯＭの基本回路としては，たとえ
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ＋形のソース／ドレーン
領域と５０ｎｍ〜１００ｎｍの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
６を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ＋形のソース／ドレーン
領域と５０ｎｍ〜１００ｎｍの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
６を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図１（Ｄ）に示すように，酸化膜２３の上
に５０ｎｍ〜１００ｎｍ程度の厚さでアルミニューム
（Ａｌ）をデポジションして，シリコン酸化膜２３の上
にアルミニューム膜２５を被着させる。このアルミニュ
ーム膜２５の被着の具体的条件を例示する。ＲＦ印加形
ＥＣＲドライエッチング装置を使用し， ＢＣＬ３／Ｃｌ２＝６０／９０ｓｃｃｍ マイクロ波電力＝１０００Ｗ ＲＦ電力＝５０Ｗ（２ＭＨｚ） 圧力＝２．１Ｐａ
に５０ｎｍ〜１００ｎｍ程度の厚さでアルミニューム
（Ａｌ）をデポジションして，シリコン酸化膜２３の上
にアルミニューム膜２５を被着させる。このアルミニュ
ーム膜２５の被着の具体的条件を例示する。ＲＦ印加形
ＥＣＲドライエッチング装置を使用し， ＢＣＬ３／Ｃｌ２＝６０／９０ｓｃｃｍ マイクロ波電力＝１０００Ｗ ＲＦ電力＝５０Ｗ（２ＭＨｚ） 圧力＝２．１Ｐａ
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】また窒化膜ではなく本実施例のアルミニュ
ーム膜２５を使用する利点としては，膜厚を極力薄くで
きるという点がある。ゲートマスクを作る際予めホット
レジストによりパターンニングするが，ゲートマスクが
厚いとレジストパターンニングとエッチング後の形状に
パターンニング変化差が生じやすい。たとえば，窒化膜
ではゲートマスク厚さが厚いためテーパー形状となり，
ゲートマスク厚さが０．４μｍにおいて０．５μｍのパ
ターンニングを作る場合，０．６５μｍのゲートマスク
幅になる。そのため，ゲートマスク厚さは極力薄いほう
が好ましく，本実施例のアルミニューム膜を使用とする
と，マスク材質とゲート電極材料との選択比が充分大き
いので，この点でも，アルミニューム膜をマスクとして
使用する利点がある。
ーム膜２５を使用する利点としては，膜厚を極力薄くで
きるという点がある。ゲートマスクを作る際予めホット
レジストによりパターンニングするが，ゲートマスクが
厚いとレジストパターンニングとエッチング後の形状に
パターンニング変化差が生じやすい。たとえば，窒化膜
ではゲートマスク厚さが厚いためテーパー形状となり，
ゲートマスク厚さが０．４μｍにおいて０．５μｍのパ
ターンニングを作る場合，０．６５μｍのゲートマスク
幅になる。そのため，ゲートマスク厚さは極力薄いほう
が好ましく，本実施例のアルミニューム膜を使用とする
と，マスク材質とゲート電極材料との選択比が充分大き
いので，この点でも，アルミニューム膜をマスクとして
使用する利点がある。
Claims (5)
- 【請求項１】 ２層の電極層を有するメモリセルと，該
２層の電極層のいずれか１層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において， 少なくとも，上記メモリセルの上部の電極層をアルミニ
ュームをマスクとしてパターンニングすることを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項２】 上部の電極層を形成後上記アルミニュー
ム層を形成し，そのアルミニューム層をマスクとして下
部の電極層をパターンニングする請求項１記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項３】 上部の電極層を形成後その上にアルミニ
ューム層を形成し該アルミニューム層をマスクとして該
上部の電極層をパターンニングする請求項１記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項４】 上記上部電極層形成時，上記周辺トラン
ジスタのゲート電極層を同時に形成する請求項２または
３記載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 上記不揮発性半導体記憶装置はＥＰＲＯ
Ｍであり，上記メモリセルは上部電極層としてコントロ
ールゲート，下部電極層としてフローティングゲートを
有し， 上記周辺トランジスタは該メモリセルの動作を制御する
トランジスタであって上記ゲート電極は該トランジスタ
のゲート層である，請求項１〜４いずれか記載の不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360261A JPH05183133A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360261A JPH05183133A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183133A true JPH05183133A (ja) | 1993-07-23 |
Family
ID=18468624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360261A Pending JPH05183133A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
-
1991
- 1991-12-27 JP JP3360261A patent/JPH05183133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880035A (en) | Dry etching method | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| JP2000150678A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6130168A (en) | Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process | |
| US6184085B1 (en) | Methods of forming nonvolatile memory devices using improved masking techniques | |
| US6531360B2 (en) | Method of manufacturing a flash memory device | |
| US6706600B2 (en) | Method of fabricating a split-gate semiconductor device | |
| KR100669105B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| JPH10163456A (ja) | 半導体装置の製造方法 | |
| JP3186168B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2598899B2 (ja) | 集積回路の生産方法 | |
| US6180500B1 (en) | Method of creating ultra-small nibble structures during MOSFET fabrication | |
| US6140185A (en) | Method of manufacturing semiconductor device | |
| US7186614B2 (en) | Method for manufacturing high density flash memory and high performance logic on a single die | |
| KR20000053598A (ko) | 비휘발성 반도체 메모리 장치 및 그 제조 방법 | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| US6391701B1 (en) | Semiconductor device and process of fabrication thereof | |
| JPH05183133A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2000269450A (ja) | 半導体装置およびその製造方法 | |
| US6054348A (en) | Self-aligned source process | |
| JPH05183134A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3246806B2 (ja) | 半導体装置の製造方法 | |
| KR0135690B1 (ko) | 반도체소자의 콘택 제조방법 | |
| JP3231136B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2938290B2 (ja) | 半導体装置の製造方法 |