KR101019696B1 - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조방법에 관해 개시한 것으로서, 반도체기판 위에 다결정실리콘막을 증착하는 단계와, 다결정실리콘막 위에 게이트형성영역보다 적은 폭의 패턴이 구비된 제 1감광막패턴을 형성하는 단계와, 제 1감광막패턴을 마스크로하여 상기 다결정실리콘막을 식각하여 게이트패턴을 형성하는 단계와, 제 1감광막패턴을 제거하는 단계와, 게이트패턴을 포함한 기판 전면에 텅스텐실리사이드막 및 실리콘질화막을 차례로 형성하는 단계와, 실리콘질화막 위에 상기 게이트형성영역을 덮는 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로 하여 상기 실리콘질화막, 텅스텐실리사이드막 및 잔류된 다결정실리콘막을 차례로 식각하여 게이트구조를 형성하는 단계와, 제 2감광막패턴을 제거하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 구체적으로는 게이트 구조에 텅스텐 실리사이드를 적용시켜 게이트저항을 감소시킬 수 있는 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가되어 게이트 전극의 선폭이 0.25마이크론(㎛) 수준으로 작아짐에 따라 기존의 불순물이 도우프된 폴리 실리콘(poly-Si)으로 이루어진 게이트 전극은 여러면에서 사용의 한계를 나타내고 있다.
특히, 선폭의 감소에 따른 저항의 증가로 인하여 신호의 전달이 지연되며, P-MOS 트랜지스터의 경우 문턱전압(threshold voltage)을 낮추기 위하여 매몰형 채널을 형성해야 하므로 쇼트 채널(short channel) 효과가 커지는 문제점이 있다.
이러한 문제점들을 극복하기 위하여 비저항이 낮고 실리콘의 중간갭(midgap)에 해당하는 일함수(work function)를 갖는 도전물질을 사용하여 게이트를 형성하 려는 연구가 진행되고 있다. 이러한 경향에서 최근에는 불순물이 포함된 폴리 실리콘 대신에 내화성 금속 실리사이드와 폴리 실리콘이 적층된 이른바 폴리사이드 구조가 게이트 구조로서 널리 사용되고 있다.
상기와 같이 종래의 고집적용 반도체 메모리장치에 적용 가능한 반도체 장치, 즉 MOS 소자의 게이트 구조는 게이트 산화막 위에 폴리 실리콘을 성장시킨 후 저항을 줄이기 위해 텅스텐(W), 코발트(Co), 티타늄(Ti) 실리사이드(silicide)를 성장시키는 복층 구조로 이루어져 있다.
그러나, 종래의 기술처럼 게이트 구조에 텅스텐 실리사이드를 적용할 경우, 게이트의 패턴 크기가 작아지게 되면 게이트 저항이 증가되며, 이를 연결 라인으로 사용하는 경우 신호전달이 지연되는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 캡핑(capping)형태의 텅스텐 실리사이드 트랜지스터 구조를 가짐으로써, 동일한 토폴로지(topology)를 가지는 기존의 텅스텐 실리사이드 구조를 가진 게이트에 비해 게이트저항을 감소시킬 수 있는 트랜지스터 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 트랜지스터 제조방법은 반도체기판 위에 다결정실리콘막을 증착하는 단계와, 다결정실리콘막 위에 게이트형성영역보다 적은 폭의 패턴이 구비된 제 1감광막패턴을 형성하는 단계와, 제 1감광막패턴을 마스크로하여 상기 다결정실리콘막을 식각하여 게이트패턴을 형성하는 단계와, 제 1감광 막패턴을 제거하는 단계와, 게이트패턴을 포함한 기판 전면에 텅스텐실리사이드막 및 실리콘질화막을 차례로 형성하는 단계와, 실리콘질화막 위에 상기 게이트형성영역을 덮는 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로 하여 상기 실리콘질화막, 텅스텐실리사이드막 및 잔류된 다결정실리콘막을 차례로 식각하여 게이트구조를 형성하는 단계와, 제 2감광막패턴을 제거하는 단계를 포함한 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참고로하여 본 발명에 따른 트랜지스터 제조방법을 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 반도체기판(1) 위에 게이트산화막(3)을 50Å두께로 증착한 다음, 그 위에 다결정실리콘막(5)을 900 ∼1000Å두께로 증착한다. 이때, 상기 기판(1)에는 소자의 STI(Shallow Trench Isolation)공정을 적용시켜 필드영역에 트렌치(미도시) 및 트렌치를 매립시키는 소자격리막(미도시)이 각각 구비된다. 이어, 상기 다결정실리콘막(5) 위에 감광막을 도포하고 노광 및 현상하여 적어도 게이트형성영역(미도시)보다 적은 폭을 가진 패턴이 구비된 제 1감광막패턴(10)을 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 제 1감광막패턴(10)을 마스크로 하여 상기 다결정실리콘막을 900 ∼1000Å두께까지 식각하여 제 1게이트패턴(5a)을 형성하고 나서, 상기 제 1감광막패턴을 제거한다.
이후, 도 1c에 도시된 바와 같이, 상기 제 1게이트패턴(5a)을 포함한 다결정 실리콘막(5) 위에 텅스텐 실리사이드막(7)을 1000Å두께로 증착하고 나서, 상기 텡스텐 실리사이드막(7) 위에 실리콘질화막(9)을 2000Å두께로 증착한다. 이어, 상기 실리콘질화막(9) 위에 게이트형성영역을 정의하는 제 2감광막패턴(12)을 형성한다. 여기서, 상기 제 2감광막패턴(12)은 실제 형성하려는 게이트와 동일한 폭을 가진 패턴이 구비된다.
이어, 도 1d에 도시된 바와 같이, 상기 제 2감광막패턴을 마스크로 하여 상기 실리콘질화막, 텅스텐 실리사이드막 및 잔류된 다결정실리콘막을 차례로 식각하여 게이트구조(G)를 완성한다. 이때, 상기 텅스텐실리사이드막은 캡핑 형태로서 제작되어 기존의 게이트구조에 비해 게이트와의 접촉면적이 확장되며, 이로써, 저항이 감소된다.
그런다음, 도 1e에 도시된 바와 같이, 상기 게이트구조(G)에 버퍼산화막(20) 및 실리콘질화막(22)을 차례로 형성하여 스페이서를 제작한다. 이후, 도면에 도시되지는 않았지만, 트랜지스터를 만들기 위한 불순물 주입공정 및 마스크 공정이 진행된다.
본 발명에서는 다결정실리콘막의 일부만을 식각하고, 그 위에 텅스텐실리사이드막을 증착하여 캡핑 형태의 텅스텐 실리사이드막을 제조함으로써, 동일한 토폴로지(topology)를 가지는 기존의 텅스텐 실리사이드를 가진 게이트 구조에 비해 게이트저항을 감소시킨다.
이상에서와 같이, 본 발명은 게이트 형성용 다결정실리콘막의 일부만을 식각하여 원하고자 하는 게이트의 폭보다 작은 게이트패턴을 형성한후, 상기 게이트패턴을 포함한 다결정 실리콘막 위에 텅스텐 실리사이드막을 형성시켜 캡핑(capping)형태의 텅스텐 실리사이드 구조를 가짐으로써, 게이트와 캡핑 형태의 텅스텐 실리사이드막 간의 접촉면적이 커진다. 따라서, 본 발명은 동일한 토폴로지를 가지는 기존의 텅스텐 실리사이드 구조를 가진 게이트에 비해 게이트저항을 감소시킬 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 반도체기판 위에 다결정실리콘막을 증착하는 단계와,상기 다결정실리콘막 위에 게이트형성영역보다 적은 폭의 패턴이 구비된 제 1감광막패턴을 형성하는 단계와,상기 제 1감광막패턴을 마스크로하여 상기 다결정실리콘막을 식각하여 게이트패턴을 형성하는 단계와,상기 제 1감광막패턴을 제거하는 단계와,상기 게이트패턴을 포함한 기판 전면에 텅스텐실리사이드막 및 실리콘질화막을 차례로 형성하는 단계와,상기 실리콘질화막 위에 상기 게이트형성영역을 덮는 제 2감광막패턴을 형성하는 단계와,상기 제 2감광막패턴을 마스크로 하여 상기 실리콘질화막, 텅스텐실리사이드막 및 잔류된 다결정실리콘막을 차례로 식각하여 게이트구조를 형성하는 단계와,상기 제 2감광막패턴을 제거하는 단계를 포함한 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 다결정실리콘막은 900 ∼1000Å두께로 증착하는 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트패턴은 900 ∼1000Å두께를 가진 것을 특징으로 하는 트랜지스터 제조방법.
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