KR19990076400A - 샐리사이드 공정을 사용하는 모스 트랜지스터 형성방법 - Google Patents

샐리사이드 공정을 사용하는 모스 트랜지스터 형성방법 Download PDF

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본 발명은 샐리사이드 공정을 사용하는 모스 트랜지스터를 형성하는 방법에 관한 것으로, 메모리 셀 영역 및 논리회로 영역으로 구성된 반도체소자의 모스 트랜지스터를 형성하는 방법에 있어서, 반도체기판 상에 게이트 산화막을 형성하는 단계와, 메모리 셀 영역의 게이트 산화막 및 논리회로 영역의 게이트 산화막 상에 게이트 도전막 패턴 및 게이트 보호막 패턴이 차례로 적층된 게이트 패턴을 형성하는 단계와, 게이트 패턴의 양 옆의 반도체기판 표면에 소오스/드레인 영역을 형성하는 단계와, 게이트 패턴의 측벽에 스페이서를 형성하는 단계와, 소오스/드레인 영역 및 스페이서가 형성된 기판 상에 메모리 셀 영역의 게이트 보호막 패턴, 논리회로 영역의 게이트 보호막 패턴, 및 논리회로 영역의 소오스/드레인 영역을 노출시키면서 차례로 적층된 실리사이드화 방지막 및 경화된 반사방지막을 형성하는 단계와, 노출된 게이트 보호막 패턴을 제거하여 게이트 도전막 패턴을 노출시키는 단계와, 노출된 게이트 도전막 패턴 및 노출된 소오스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계를 포함한다.

Description

샐리사이드 공정을 사용하는 모스 트랜지스터 형성방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 샐리사이드(salicide; self-aligned silicide) 공정을 사용하는 모스 트랜지스터의 형성방법에 관한 것이다.
반도체소자는 주로 모스 트랜지스터로 구성되어 있으므로, 모스 트랜지스터의 전기적인 특성은 반도체소자의 특성과 밀접한 관계를 갖는다. 이에 따라, 모스 트랜지스터의 특성, 즉 모스 트랜지스터의 스위칭 속도를 개선시키기 위하여 게이트 전극 및 소오스/드레인 영역에 비저항이 낮은 금속 실리사이드막을 선택적으로 형성하는 샐리사이드 기술이 널리 사용되고 있다. 그러나, 반도체 기억소자의 기능 및 논리소자의 기능을 모두 갖는 반도체소자에 있어서, 메모리 셀을 구성하는 모스 트랜지스터 및 논리회로를 구성하는 모스 트랜지스터는 서로 다른 형태를 가져야 한다. 다시 말해서, 논리회로의 트랜지스터는 게이트 전극 및 소오스/드레인 영역에 모두 금속 실리사이드막을 구비하여야 하는 반면에, 메모리 셀 트랜지스터는 게이트 전극에만 금속 실리사이드막을 구비하여야 한다. 이는, 메모리 셀, 예컨대 디램(DRAM) 셀을 구성하는 억세스 트랜지스터의 소오스/드레인 영역에 금속실리사이드막을 형성할 경우 접합 누설전류 특성이 저하되어 메모리 셀의 데이터 유지특성이 나빠지거나 전력소모가 현저히 증가하기 때문이다. 이에 따라, 최근에 메모리 셀 트랜지스터에는 게이트 전극에만 선택적으로 금속 실리사이드막을 형성함과 동시에, 논리회로를 구성하는 트랜지스터에는 게이트 전극 및 소오스/드레인 영역에 모두 금속 실리사이드막을 형성하는 기술이 요구되고 있다.
본 발명의 목적은 상기한 요구조건을 충족시키기 위하여 논리회로의 트랜지스터의 게이트 전극 및 메모리 셀 트랜지스터의 게이트 전극 상에 형성된 산화막을 습식식각할 때 메모리 셀 트랜지스터의 소오스/드레인 영역 상부에 높은 습식식각 선택비를 갖는 식각저지막을 사용함으로써, 메모리 셀 트랜지스터의 게이트 전극, 논리회로의 트랜지스터의 게이트 전극, 및 논리회로의 트랜지스터의 소오스/드레인 영역에만 선택적으로 금속 실리사이드막을 형성할 수 있는 모스 트랜지스터의 형성방법을 제공하는 데 있다.
도 1 내지 도 5는 본 발명에 따른 모스 트랜지스터 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 메모리 셀 영역 및 논리회로 영역으로 구성된 반도체소자의 모스 트랜지스터를 형성하는 방법에 있어서, 반도체기판 상에 게이트 산화막을 형성하는 단계와, 상기 메모리 셀 영역의 게이트 산화막 및 상기 논리회로 영역의 게이트 산화막 상에 게이트 도전막 패턴 및 게이트 보호막 패턴이 차례로 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 양 옆의 반도체기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 소오스/드레인 영역 및 상기 스페이서가 형성된 기판 상에 상기 메모리 셀 영역의 게이트 보호막 패턴, 상기 논리회로 영역의 게이트 보호막 패턴, 및 상기 논리회로 영역의 소오스/드레인 영역을 노출시키면서 차례로 적층된 실리사이드화 방지막 및 경화된 반사방지막을 형성하는 단계와, 상기 노출된 게이트 보호막 패턴을 제거하여 상기 게이트 도전막 패턴을 노출시키는 단계와, 상기 노출된 게이트 도전막 패턴 및 상기 노출된 소오스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 각 도면에 있어서, 참조부호 a 및 b로 표시한 부분은 각각 메모리 셀 영역 및 논리회로 영역을 나타낸다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리막(3)을 형성한다. 상기 소자분리막(3)은 트렌치 공정 또는 로코스 공정을 사용하여 형성할 수 있다. 상기 활성영역 표면에 게이트 산화막(5)을 형성하고, 게이트 산화막(5)이 형성된 기판 전면에 게이트 도전막 및 게이트 보호막을 차례로 형성한다. 여기서, 상기 게이트 도전막은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 게이트 보호막은 산화막, 예컨대 약 100Å의 두께를 갖는 고온산화막(HTO; high temperature oxide)으로 형성하는 것이 바람직하다. 이어서, 상기 게이트 보호막 및 게이트 도전막을 연속적으로 패터닝하여 상기 메모리 셀 영역의 게이트 산화막(5) 및 상기 논리회로 영역의 게이트 산화막(5) 상에 차례로 적층된 게이트 도전막 패턴(7) 및 게이트 보호막 패턴(9)을 형성한다. 차례로 적층된 한 쌍의 게이트 도전막 패턴(7) 및 게이트 보호막 패턴(9)은 게이트 패턴(10)을 구성한다.
도 2를 참조하면, 상기 게이트 패턴(10)이 형성된 기판 전면에 상기 게이트 패턴(10) 및 상기 소자분리막(3)을 이온주입 마스크로하여 상기 반도체기판(1)과 다른 도전형의 불순물 이온을 주입함으로써, 각 게이트 패턴(10) 양 옆의 반도체기판(1) 표면에 불순물층을 형성한다. 이때, 상기 불순물 이온은 1.0×1012ion atoms/㎠ 내지 1.0×1014ion atoms/㎠의 도우즈로 주입시키어 저농도의 불순물층을 형성한다. 다음에, 상기 저농도 불순물층이 형성된 기판 전면에 절연체막, 바람직하게는 산화막에 대하여 높은 식각선택비를 갖는 실리콘질화막을 형성하고, 이를 이방성 식각하여 게이트 패턴(10)의 측벽에 스페이서(13)을 형성한다. 상기 스페이서(13)가 형성된 기판 상에 메모리 셀 영역(a)을 덮고 논리회로 영역(b)을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 여기서, 상기 포토레지스트 패턴은 메모리 셀 영역(a) 및 논리회로 영역(b)이 모두 노출되도록 형성할 수도 있으나, 메모리 셀 영역(a)에 디램(DRAM) 셀이 형성되는 경우에는 메모리 셀 영역(a)을 덮도록 형성하는 것이 바람직하다. 이어서, 상기 논리회로 영역(b)을 노출시키는 포토레지스트 패턴, 소자분리막(3), 게이트 패턴(10), 및 스페이서(13)를 이온주입 마스크로하여 반도체기판(1) 표면에 저농도 불순물층과 동일한 도전형의 불순물 이온을 5.0×1014ion atoms/㎠ 내지 5.0×1015ion atoms/㎠의 높은 도우즈로 주입함으로써, 논리회로 영역(b)의 게이트 패턴(10) 양 옆의 반도체기판(1) 표면에 엘디디(LDD; lightly doped drain)형의 소오스/드레인 영역(11b)을 형성한다. 이때, 메모리 셀 영역(a)에는 상기 높은 도우즈의 불순물 이온이 주입되지 않으므로 메모리 셀 영역(a)에 형성되는 모스 트랜지스터의 소오스/드레인 영역(11a)은 저농도 불순물층으로만 구성된다. 여기서, 상술한 바와 같이 논리회로 영역(b)에만 높은 도우즈의 불순물 이온을 주입하는 이유는 메모리 셀 영역(a)에 엘디디형의 소오스/드레인 영역을 형성할 경우 높은 이온주입시 반도체기판에 가해지는 손상에 의해 접합 누설전류 특성이 저하되기 때문이다. 다시 말해서, 메모리 셀 트랜지스터의 소오스/드레인 영역(11a)은 저항 특성보다는 데이터 유지특성 등과 관련되는 누설전류 특성이 더욱 중요하기 때문이다.
계속해서, 상기 소오스/드레인 영역(11a, 11b)이 형성된 기판 전면에 실리사이드화 방지막(15) 및 반사방지막(17)을 차례로 형성한다. 상기 실리사이드화 방지막(15)은 약 300Å의 두께를 갖는 중온산화막(MTO; medium temperature oxide)으로 형성하는 것이 바람직하고, 상기 반사방지막(17)은 노광공정시 빛의 반사률을 감소시키는 성질을 갖는 실리콘 옥시나이트라이드막(SiON)을 으로 형성하는 것이 바람직하다. 상기 실리콘 옥시나이트라이드막은 약 200Å 내지 300Å, 바람직하게는 약 260Å의 두께로 형성하는 것이 바람직하다.
도 3 및 도 4를 참조하면, 상기 반사방지막(17)이 형성된 기판을 600℃ 내지 850℃의 온도에서 열처리하여 경화된 반사방지막(17')을 형성한다. 상기 경화된 반사방지막(17'), 즉 경화된 실리콘 옥시나이트라이드막은 열처리되기 전에 비하여 산화막 식각용액, 예컨대 불산(HF) 용액에 대한 습식 식각률이 매우 낮은 값을 보인다. 구체적으로 설명하면, 경화된 실리콘 옥시나이트라이드막은 경화되기 전의 실리콘 옥시나이트라이드막에 비하여 불산 용액에 대한 식각률이 1/13 정도로 느린 값을 보인다. 그리고, 상기 게이트 보호막 패턴(9), 즉 고온산화막은 경화된 실리콘 옥시나이트라이드막에 비하여 불산 용액에 대한 식각률이 약 3.5배 빠른 특성을 보인다. 결과적으로, 상기 반사방지막(17)을 경화시킴으로써, 후속공정에서 게이트 보호막 패턴(9)을 불산용액으로 선택적으로 제거할 때 경화된 반사방지막(17') 및 그 아래의 실리사이드화 방지막(15)이 모두 제거되는 현상을 방지할 수 있다. 이어서, 상기 경화된 반사방지막(17') 상에 상기 메모리 셀 영역(a)의 게이트 보호막 패턴(9), 상기 논리회로 영역(b)의 게이트 보호막 패턴(9), 및 상기 논리회로 영역(b)의 소오스/드레인 영역(11b) 상부를 개구시키는 포토레지스트 패턴(19)을 형성한다. 상기 포토레지스트 패턴(19)을 식각마스크로하여 상기 경화된 반사방지막(17') 및 상기 실리사이드화 방지막(15)을 연속적으로 건식 식각하여 메모리 셀 영역(a)의 게이트 보호막 패턴(9), 논리회로 영역(b)의 게이트 보호막 패턴(9), 및 논리회로 영역(b)의 소오스/드레인 영역(11b)을 노출시킨다. 다음에, 상기 포토레지스트 패턴(19)을 제거한다.
한편, 상기 메모리 셀 영역(a)의 게이트 보호막 패턴(9), 상기 논리회로 영역(b)의 게이트 보호막 패턴(9), 및 상기 논리회로 영역(b)의 소오스/드레인 영역(11b)을 노출시키면서 차례로 적층된 실리사이드화 방지막(15) 및 경화된 반사방지막(17')을 형성하는 다른 방법으로서, 상기 반사방지막(17)을 경화시키는 열처리 공정을 상기 게이트 보호막 패턴(9)을 노출시키는 건식 식각공정 및 포토레지스트 패턴(19)를 제거하는 공정을 실시한 다음에 적용할 수도 있다.
도 5를 참조하면, 상기 노출된 게이트 보호막 패턴(9)을 불산용액으로 식각하여 상기 게이트 도전막 패턴(7)을 노출시킨다. 이때, 도 3 및 도 4에서 설명한 바와 같이 상기 경화된 반사방지막(17')의 불산용액에 대한 습식 식각률은 게이트 보호막 패턴(9)의 불산용액에 대한 식각률보다 느리다. 따라서, 게이트 도전막 패턴(7)이 완전히 노출되도록 게이트 보호막 패턴(9)을 과도식각하여 제거할지라도, 메모리 셀 영역(a)의 소오스/드레인 영역(11a)을 덮는 실리사이드화 방지막(15)이 잔존하도록 조절하기가 용이하다. 이어서, 상기 노출된 게이트 도전막 패턴(7) 및 상기 노출된 소오스/드레인 영역(11b) 표면에 통상의 방법으로 금속 실리사이드막(21)을 선택적으로 형성한다. 상기 금속 실리사이드막(21)은 타이타늄 실리사이드막(TiSi2), 코발트 실리사이드막(CoSi2), 니켈 실리사이드막(NiSi2), 또는 플라타늄 실리사이드막(PtSi2)으로 형성할 수 있다. 상기 각 게이트 도전막 패턴(7) 및 그 위에 형성된 금속 실리사이드막(21)은 게이트 전극(23)을 구성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 본 발명은 에스램(SRAM) 셀을 갖는 반도체소자에 적용하는 것이 가능하다.
상술한 바와 같이 본 발명에 따르면, 논리회로 영역에 형성되는 모스 트랜지스터의 게이트 도전막 패턴 및 소오스/드레인 영역과, 메모리 셀 영역에 형성되는 모스 트랜지스터의 게이트 도전막 패턴 표면에만 선택적으로 금속 실리사이드막을 형성할 수 있다. 이에 따라, 안정된 샐리사이드 공정을 실시할 수 있으므로 신뢰성이 높은 반도체소자를 구현할 수 있다.

Claims (11)

  1. 메모리 셀 영역 및 논리회로 영역으로 구성된 반도체소자의 모스 트랜지스터를 형성하는 방법에 있어서,
    반도체기판 상에 게이트 산화막을 형성하는 단계;
    상기 메모리 셀 영역의 게이트 산화막 및 상기 논리회로 영역의 게이트 산화막 상에 게이트 도전막 패턴 및 게이트 보호막 패턴이 차례로 적층된 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양 옆의 반도체기판 표면에 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 소오스/드레인 영역 및 상기 스페이서가 형성된 기판 상에 상기 메모리 셀 영역의 게이트 보호막 패턴, 상기 논리회로 영역의 게이트 보호막 패턴, 및 상기 논리회로 영역의 소오스/드레인 영역을 노출시키면서 차례로 적층된 실리사이드화 방지막 및 경화된 반사방지막을 형성하는 단계;
    상기 노출된 게이트 보호막 패턴을 제거하여 상기 게이트 도전막 패턴을 노출시키는 단계; 및
    상기 노출된 게이트 도전막 패턴 및 상기 노출된 소오스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계를 포함하는 모스 트랜지스터 형성방법.
  2. 제1항에 있어서, 상기 게이트 패턴을 형성하는 단계는
    상기 게이트 산화막이 형성된 결과물 전면에 게이트 도전막 및 게이트 보호막을 차례로 형성하는 단계;
    상기 게이트 보호막 및 상기 게이트 도전막을 연속적으로 패터닝하여 상기 메모리 셀 영역의 게이트 산화막 및 상기 논리회로 영역의 게이트 산화막 상에 차례로 적층된 게이트 도전막 패턴 및 게이트 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  3. 제2항에 있어서, 상기 게이트 도전막 및 상기 게이트 보호막은 각각 도우핑된 폴리실리콘막 및 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  4. 제3항에 있어서, 상기 산화막은 고온산화막(HTO; high temperature oxide)인 것을 특징으로 하는 모스 트랜지스터 형성방법.
  5. 제1항에 있어서, 상기 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  6. 제1항에 있어서, 상기 메모리 셀 영역의 게이트 보호막 패턴, 상기 논리회로 영역의 게이트 보호막 패턴, 및 상기 논리회로 영역의 소오스/드레인 영역을 노출시키면서 차례로 적층된 실리사이드화 방지막 및 경화된 반사방지막을 형성하는 단계는
    상기 소오스/드레인 영역 및 상기 스페이서가 형성된 기판 전면에 실리사이드화 방지막 및 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막이 형성된 기판을 600℃ 내지 850℃의 온도에서 열처리하여 상기 반사방지막을 경화시키는 단계;
    상기 경화된 반사방지막 상에 상기 메모리 셀 영역의 게이트 보호막 패턴 상부, 상기 논리회로 영역의 게이트 보호막 패턴 상부, 및 상기 논리회로 영역의 소오스/드레인 영역 상부를 개구시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로하여 상기 경화된 반사방지막 및 상기 실리사이드화 방지막을 연속적으로 건식 식각함으로써, 상기 메모리 셀 영역의 게이트 보호막 패턴, 상기 논리회로 영역의 게이트 보호막 패턴, 및 상기 논리회로 영역의 소오스/드레인 영역을 노출시키는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  7. 제1항에 있어서, 상기 메모리 셀 영역의 게이트 보호막 패턴, 상기 논리회로 영역의 게이트 보호막 패턴, 및 상기 논리회로 영역의 소오스/드레인 영역을 노출시키면서 차례로 적층된 실리사이드화 방지막 및 경화된 반사방지막을 형성하는 단계는
    상기 소오스/드레인 영역 및 상기 스페이서가 형성된 기판 전면에 실리사이드화 방지막 및 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막 상에 상기 메모리 셀 영역의 게이트 보호막 패턴 상부, 상기 논리회로 영역의 게이트 보호막 패턴 상부, 및 상기 논리회로 영역의 소오스/드레인 영역 상부를 개구시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로하여 상기 반사방지막 및 상기 실리사이드화 방지막을 연속적으로 건식 식각함으로써, 상기 메모리 셀 영역의 게이트 보호막 패턴, 상기 논리회로 영역의 게이트 보호막 패턴, 및 상기 논리회로 영역의 소오스/드레인 영역을 노출시키는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 포토레지스트 패턴이 제거된 기판을 600℃ 내지 850℃의 온도에서 열처리하여 상기 반사방지막을 경화시키는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  8. 제6항 또는 제7항에 있어서, 상기 실리사이드화 방지막 및 상기 반사방지막은 각각 중온산화막(MTO; medium temperature oxide) 및 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  9. 제1항에 있어서, 상기 게이트 보호막 패턴은 산화막 식각용액으로 제거하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  10. 제9항에 있어서, 상기 산화막 식각용액은 불산(HF) 용액인 것을 특징으로 하는 모스 트랜지스터 형성방법.
  11. 제1항에 있어서, 상기 금속 실리사이드막은 타이타늄 실리사이드막(TiSi2), 코발트 실리사이드막(CoSi2), 니켈 실리사이드막(NiSi2), 및 플라타늄 실리사이드막(PtSi2)으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 모스 트랜지스터 형성방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030072197A (ko) * 2002-03-05 2003-09-13 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
KR100511931B1 (ko) * 1999-01-21 2005-09-02 주식회사 하이닉스반도체 반도체 메모리 제조방법
KR100842884B1 (ko) * 2002-05-30 2008-07-02 매그나칩 반도체 유한회사 반도체소자의 제조 방법
WO2012154454A2 (en) * 2011-05-06 2012-11-15 Lam Research Corporation Mitigation of silicide formation on wafer bevel

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511931B1 (ko) * 1999-01-21 2005-09-02 주식회사 하이닉스반도체 반도체 메모리 제조방법
KR20030072197A (ko) * 2002-03-05 2003-09-13 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
KR100842884B1 (ko) * 2002-05-30 2008-07-02 매그나칩 반도체 유한회사 반도체소자의 제조 방법
WO2012154454A2 (en) * 2011-05-06 2012-11-15 Lam Research Corporation Mitigation of silicide formation on wafer bevel
WO2012154454A3 (en) * 2011-05-06 2013-01-24 Lam Research Corporation Mitigation of silicide formation on wafer bevel
US8664105B2 (en) 2011-05-06 2014-03-04 Lam Research Corporation Mitigation of silicide formation on wafer bevel

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