KR20040054916A - 플래시 메모리 소자의 제조 방법 - Google Patents

Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트 전극 패턴 형성시 먼저 마스크 패턴 측벽에 폴리머막을 형성하여 플로팅 게이트 전극 상부 모서리 부분에 경사면을 형성함으로서 유전체막의 누설전류 문제를 방지할 수 있고, 폴리머막에 의해 플로팅 게이트 전극 상부 모서리 부분을 삼각형 형태로 형성하여 단차를 줄임으로 인해 단차에 의해 텅스텐 실리사이드막에 균열이 발생하는 현상을 방지할 수 있다.

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 플로팅 게이트 전극상부의 모서리 부분에 경사면을 형성할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.

최근 플래시 소자를 구현함에 있어서, 터널 산화막과 제 1 폴리 실리콘막을 패드 질화막 이전에 형성하고 트렌치 형성을 위한 식각을 실시하는 자기 정렬 셀로우 트렌치 아이솔레이션(Self Aligned Shallow Trench Isolation; SA-STI)공정을 적용하고 있다.

도 1은 종래의 공정을 통해 형성된 플래시 메모리 소자의 단면도이다.

도 1을 참조하면, 소자 분리막(12)이 형성된 반도체 기판(10)상에 터널 산화막(14), 제 1 폴리 실리콘막(16) 및 제 2 폴리 실리콘막(20)을 증착한 다음 이를 감광막을 이용한 패터닝 공정을 실시하여 플로팅 게이트 전극을 형성한다. 전체 구조상에 유전체막(30), 제 3 폴리 실리콘막(32), 텅스텐 실리사이드막(34)을 증착한 다음, 이를 패터닝 하여 유전체막(30) 및 컨트롤 게이트 전극을 형성한다. 디자인 룰(Design Rule)이 감소하고 소자가 집적화됨에 따라 플래시 소자의 제조에 있어서, 커플링 비(Coupling Ratio) 확보가 중요해지고 있는데 플로팅 게이트 높이를 높이는 방식 등을 이용하여 커플링 비 확보를 도모하고 있다. 하지만, 플로팅게이트의 높이가 높아지고 셀간 스페이스(Space)가 작아짐에 따라 유전체막(30) 증착 이후 컨트롤 게이트 전극용 제 2 폴리 실리콘막(20) 증착시 요철 형태의 모양이 형성되어 후속 텅스텐 실리사이드 증착시 균열(Seam) 생성을 유발한다(도 1의 A영역). 또한, 플로팅 게이트 상부가 수직한 식각을 실시할 경우 후속 산화 공정 또는 ONO 구조의 유전체막(30) 증착시 플로팅 게이트의 일부 산화가 진행될 때 뾰족한 팁(Tip) 형성(도 1의 B영역)이 이루어져 전계 집중 현상이 야기되어 유전체막(30)의 질을 열화시키는 문제점이 발생한다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트 전극을 형성하기 위한 마스크 측벽에 폴리머를 생성시켜 이를 식각 마스크로 하는 식각공정을 실시하여 플로팅 게이트 상부 모서리 부분에 경사면을 형성함으로서, 유전체막과 폴리 실리콘막의 매립도를 높여주고, 텅스텐 실리사이드의 균열을 방지하며, 유전체막의 전계집중 현상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.

도 1은 종래의 공정을 통해 형성된 플래시 메모리 소자의 단면도이다.

도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 3은 본 발명의 제조 방법에 의해 형성된 플래시 메모리 소자의 SEM사진이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 110 : 반도체 기판 12, 112 : 소자 분리막

14, 114 : 터널 산화막 30 : 유전체막

34, 134 : 텅스텐 실리사이드막 118 : 패드 질화막

122 : 배리어막 124 : 감광막 패턴

126 : 폴리머막 130 : 유전체막

16, 20, 32, 116, 120, 132 : 폴리 실리콘막

본 발명에 따른 필드영역에는 소자 분리막이 활성영역에는 터널 산화막 및 제 1 폴리 실리콘막이 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 제 2 폴리 실리콘막과 배리어막을 순차적으로 증착한 다음, 상기 배리어막 상에 감광막패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 하여 상기 배리어막과 상기 제 2 폴리 실리콘막의 일부를 식각하여 상기 배리어막 측벽에 스페이서 형태의 폴리머막을 형성하는 단계와, 상기 감광막 패턴과 측벽에 상기 폴리머막이 형성된 상기 배리어막을 식각 마스크로 이용한 식각 공정으로 상기 제 2 폴리 실리콘막을 패터닝하는 단계와, 상기 감광막 패턴, 상기 폴리머막과 상기 배리어막을 제거하는 단계 및 전체 구조상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 2a를 참조하면, 반도체 기판(110) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역할을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(114), 제 1 폴리 실리콘막(116) 및 패드 질화막(118)을 증착한다.

패드 질화막(118), 제 1 폴리 실리콘막(116), 터널 산화막(114) 및 반도체 기판(110)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench)를 형성하여 활성 영역과 필드 영역을 정의한다. STI 구조의 트렌치 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다.

전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착하여 트렌치 내부를 매립한다. 패드 질화막(118)을 정지층으로 하는 평탄화 공정을 실시하여 패드 질화막(118) 상의 HDP 산화막 및 라이너 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막(112)을 형성한다.

구체적으로, 상기 스크린 산화막 형성전 반도체 기판(110)의 세정을 위해 H₂O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH₄OH, H₂O₂및 H₂O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH₄F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH₄OH, H₂O₂및 H₂O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성한다.

이온 주입 후, H₂O 와 HF의 혼합비율이 50:1인 DHF와, NH₄OH, H₂O₂및 H₂O로구성된 SC-1을 이용하여 상기 스크린 산화막을 식각한다. 터널 산화막(114)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(114) 증착 후 900 내지 910℃의 온도에서 N₂를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(114)과 반도체 기판(110)간의 계면의 결함 밀도를 최소화한다.

터널 산화막(114) 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD) 방식으로 SiH₄가스를 이용하여 250 내지 500Å의 두께의 도핑되지 않은 비정질 실리콘막인 제 1 폴리 실리콘막(116)을 증착한다. 이로써 제 1 폴리 실리콘막(116)의 입도가 최소화되어 전계 집중을 방지할 수 있다. 제 1 폴리 실리콘막(116) 상에 LP-CVD 방법으로 약 900 내지 1500Å정도의 높은 두께로 패드 질화막(118)을 형성한다.

트렌치 형성을 위해 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(118), 제 1 폴리 실리콘막(116), 터널 산화막(114) 및 반도체 기판(110)을 식각하여 STI 구조의 트렌치를 형성한다. 트렌치를 형성함에 있어서 반도체 기판(110)은 75 내지 85° 기울기를 갖도록 식각을 수행한다. 상술한 식각공정에 의한 트렌치 측벽의 손상을 보상하고, 트렌치 상부 코너(Corner)를 라운딩(Rounding)화하기 위해 800 내지 1100℃의 온도 범위 내에서 건식 또는 습식 산화공정을 실시하여 측벽 산화막을 50 내지 150Å 두께로 형성한다. 종래 보다 낮은 건식 산화공정을 실시하여 웰 또는 문턱전압(Vt)조절을 위해 주입되어 있는 이온들의 확산을 최소화하여 정상적인 정션과 웰을 유지한다.

후속 공정의 산화막과 트렌치 간의 접착특성을 향상시키고, 모우트(Moat) 발생을 방지하기 위하여 DCS(Dichloro Silane; SiH₂Cl₂)가스를 이용하여 형성된 HTO로 50 내지 150Å의 두께만큼 증착한 후, 1000 내지 1100℃의 온도에서 N₂를 이용하여 20 내지 30분간 고온 치밀화 공정을 수행하여 라이너 산화막(미도시)을 형성한다. 고온 치밀화 공정으로 인해 라이너 산화막의 조직이 치밀해져 식각 저항성을 증가시키고 STI 구현시 모우트 형성을 억제하며 또한 누설 전류 방지에 도움을 준다.

트렌치 공백을 채우기 위해 4000 내지 10000Å정도의 두께로 HDP(High Density Plasma) 산화막을 형성한다. 이때 트렌치 내부에 빈 공간이 형성되지 않도록 상기 HDP 산화막을 증착하여 소자 분리막(112)을 형성한다.

패드 질화막(118)을 정지막으로 하는 CMP를 이용한 평탄화 공정을 수행한다. CMP 공정에 의해 원하는 두께의 질화막을 남기는 방법으로 진행하여 적정 두께의 HDP 산화막을 잔류시킴으로서 후속 공정을 통해 형성되는 제 2 폴리 실리콘막 증착시 요철형태의 증착을 실현하여 플로팅 게이트 표면적을 최대화 할 수 있도록 한다.

패드 질화막(118)상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 포스트 세정 공정을 실시한다. 이때 과도한 식각이 되어 HDP 산화막의 높이가 감소하는 것을 최대한 억제해야 한다. HDP 산화막은 트렌치 내부를 매립하고, 그 상부가 돌출된 형태가 되어 후속 공정에 의해 형성되는 플로팅 게이트 전극들을 서로 고립을 하는 소자 분리막(112)이 된다.

도 2b 및 도 2c를 참조하면, 인산(H₃PO₄)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 패드 질화막(118)을 식각한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(116) 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 제 2 폴리 실리콘막(120)과 배리어막(122)을 증착한 다음 배리어막(122) 상에 감광막 패턴(124)을 형성한다.

구체적으로, 스트립 공정을 실시하여 제 1 폴리 실리콘막(116)을 노출시킨 다음, 습식 세정공정을 실시하여 제 1 및 제 2 폴리 실리콘막(116 및 120)간의 계면효과를 최소화한다. 또한 전처리 세정공정과 제 2 폴리 실리콘막(120) 증착까지의 지연 시간을 2시간 이내로 하여 추가적인 자연 산화막의 성장을 억제한다.

제 2 폴리 실리콘막(120)은 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2층구조로, 약 500 내지 550℃의 온도와 0.1 내지 3torr의 압력 하에서 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 표면 거칠기가 안정적인 비정질 실리콘막으로 증착하는 것이 바람직하다. 또한, 도핑처리된 막과 도핑처리되지않은 막의 비율을 1:2 내지 19:1의 비율로 하고, 소자의 커플링비를 최대화할 수 있는 범위 내에서 요철화 형태로 1200 내지 2000Å 형성한다. 상기의 2층 구조의 제 2 폴리 실리콘막(120)을 형성할 때 SiH₄또는 Si₂H₆와 PH₃가스를 이용하여 도핑처리된 막을 형성하고 이후 PH₃가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다. 제 1 폴리 실리콘막(116)과 소자 분리막(112)간의 단차에 의해 제 2 폴리 실리콘막(120)이 일정한 두께로 평탄하게 형성되지 않고, 일정한 두께로 형성되되, 상향 기울기를 갖는 경사면을 갖게 된다.

배리어막(122)은 CVD, PE-CVD, LP-CVD 또는 AP-CVD방법을 이용하여 500 내지 1500Å 두께의 질화막을 형성한다.

배리어막(122) 상에 감광막을 도포한 다음 소자 분리막(112) 형성을 위한 마스크를 이용한 사진 식각공정을 실시하여 소자 분리막(112) 상부를 개방하는 감광막 패턴(124)을 형성한다. 감광막 패턴에 의해 배리어막 상부의 경사면 중간지점(도 2c의 C영역)에서 식각될 부분이 개방된다.

도 2d 및 2e를 참조하면, 감광막 패턴(124)을 식각 마스크로 하는 식각공정을 실시하여 배리어막(122)을 제거하고, 제 2 폴리 실리콘막(120)의 일부를 식각하여 배리어막(122) 측벽에 스페이서 형태의 폴리머막(126)을 형성한다. 감광막 패턴(124) 및 폴리머막(126)을 포함한 배리어막(122)을 식각 마스크로하는 식각공정을 실시하여 제 2 폴리 실리콘막(120)을 식각하여 플로팅 게이트 전극을 형성한다. 감광막 패턴(124), 폴리머막(126) 및 배리어막(122)을 제거한다.

구체적으로, 배리어막(122)과 제 2 폴리 실리콘막(120)의 일부는 건식식각을 실시하여 식각공정중 발생한 식각 부산물과 식각 화학물질의 혼합물로 이루어진 폴리머(Polymer)가 배리어막(122) 측벽에 스페이서 형태로 잔류하게 된다. 즉, CF4가스, CHF3가스, C2F6가스, C4F8가스 및 HBr가스 중 적어도 어느 하나를 이용한 식각공정을 실시하여 배리어막(122)과 제 2 폴리 실리콘막(120)의 일부를 식각하여 배리어막(1122) 측벽에 스페이서 형태의 폴리머막(126)을 형성한다. 이는 C/F율이 높은 식각 가스를 이용하여 식각을 실시하게 되면 다량의 폴리머가 발생한다. 배리어막(122)의 측벽에 폴리머막(126)을 형성하기 위한 식각공정 시 배리어막(122) 하부의 제 2 폴리 실리콘막(120)의 형상이 일정한 하향 기울기를 갖는 경사면이 형성된다. 또한, 배리어막(122)의 측벽에 일정 두께의 폴리머막(126)이 형성됨으로 인해 하부 활성영역과의 오정렬 마진을 확보할 수 있다.

상기 감광막 패턴(124) 및 측벽에 폴리머막(126)이 형성된 배리어막(122)을 식각 마스크로 하는 식각공정을 실시하여 플로팅 게이트 전극을 형성한다. 이때 노출된 소자 분리막(112)의 일부를 제거하는 과도식각을 통해 소자 분리막(112) 상부가 리세스되도록 형성하여 플로팅 게이트 전극의 고립을 확실히 하되, 소자 분리막(112)의 손실이 최소화 되도록 한다. 제 2 폴리 실리콘막(120) 상부에 잔류하는 감광막 패턴(124), 폴리머막(126) 및 배리어막(122)을 제거한다. 배리어막(122)은 인산 수용액을 이용하여 제거한다. 이로써, 플로팅 게이트 전극 상부 모서리부분에 경사면(도 1e의 D영역참조)이 형성된다. 종래의 플로팅 게이트 전극 상부에 뾰족한 형태의 모서리에 의한 누설 전류을 방지할 수 있고, 하부의 소자 분리막으로 인한 단차를 줄일 수 있다.

도 2f를 참조하면, 세정 공정을 실시하여 플로팅 게이트 전극을 포함한 전체 구조 표면에 형성된 자연산화막을 제거한 다음, 전체 구조 상부에 유전체막(130), 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막(132)과 텅스텐 실리사이드막(WSi_x; 134)을 순차적으로 형성한 다음, 유전체막(130), 제 3 폴리 실리콘막(132)과 텅스텐 실리사이드막(134)을 패터닝 하여 컨트롤 게이트 전극을 형성한다.

구체적으로, 세정공정은 전체 구조상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 습식 세정을 실시한다.

유전체막(130)으로는 반도체 소자에서 사용하는 다양한 형태의 유전체막을 증착하되, 본 실시예에서는 ONO(산화막/질화막/산화막(SiO₂-Si₃N₄-SiO₂)) 또는 ONON구조의 유전체막(130)을 증착한다. ONO 구조의 유전체막(130)에 있어서, ONO구조에서 산화막은 우수한 내압과 TDDB특성이 좋은 DCS(SiH₂Cl₂)와 N₂O 가스를 이용하여 0.1 내지 3torr의 낮은 압력과 810 내지 850℃정도의 온도 하에서 약 35 내지 60Å의 두께로 LP-CVD방법으로 증착한다. 또한 ONO구조에서 질화막은 DCS와 NH₃가스를 이용하여 1 내지 3torr의 낮은 압력과 650 내지 800℃정도의 온도 하에서 약 50 내지 65Å의 두께로 LP-CVD방법으로 증착한다.

상기 ONO공정 수행 후 ONO산화막의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.

제 3 폴리 실리콘막(132)은 텅스텐 실리사이드(134) 증착시 유전체막(130)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 0.1 내지 3torr의 압력 하에서 LP-CVD방식으로 비정질 실리콘 막으로 증착한다. 이때 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 플로팅 게이트전극 사이의 공간이 충분히 매립이 되도록 약 500 내지 1000Å두께로 상기 비정질 실리콘 막을 형성함으로써, 후속 텅스텐 실리사이드(132) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2중구조의 제 3 폴리 실리콘막(132) 층을 형성할 때 SiH₄또는 Si₂H₆와 PH₃가스를 이용하여 도핑처리된 막을 형성하고 이후 PH₃가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.

텅스텐 실리사이드막(134)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH₄) 또는 DCS(SiH₂CL₂)와 WF₆의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.

텅스텐 실리사이드막(134)상에 SiO_xN_y또는 Si₃N₄를 이용하여 도시되지 않은 하드마스크막 및 ARC층을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극을 형성한다.

도 3은 본 발명의 제조 방법에 의해 형성된 플래시 메모리 소자의 SEM사진이다.

도 3을 참조하면, 플로팅 게이트 상부 모서리 부근에 뾰족한 팁형상이 형성되지 않고, 완만한 기울기를 갖는 경사면(삼각형 모양)이 형성됨을 볼 수 있다(도 3의 E영역 참조). 이로써, 전계집중에 의한 누설전류를 방지할 수 있다. 또한, 플로팅 게이트 상부의 단차가 완만해져서 플로팅 게이트 상부의 텅스텐 실리사이드막에 균열이 형성되지 않음을 볼 수 있다.

상술한 바와 같이, 본 발명은 플로팅 게이트 전극 패턴 형성시 먼저 마스크 패턴 측벽에 폴리머막을 형성하여 플로팅 게이트 전극 상부 모서리 부분에 경사면을 형성함으로서 유전체막의 누설전류 문제를 방지할 수 있다.

또한, 폴리머막으로 인해 감광막 패턴에 의한 오정렬 현상을 방지할 수 있다.

또한, STI 구조의 트렌치를 형성하여 트렌치 상부 코너에 원하는 두께 보다 작게 증착되는 게이트 산화막 씨닝(Gate Oxide Thinning) 현상을 방지할 수 있으며, 원하는 임계치수만큼의 활성영역을 확보할 수 있어 소자의 전기적 특성을 개선할 수 있다.

또한, 후속 공정을 통한 터널 산화막의 손상을 방지하여 채널 폭 내에서의 균일한 터널 산화막을 형성할 수 있다.

또한, 플로팅 게이트 전극 상부 모서리 부분을 삼각형 형태로 형성하여 단차를 줄임으로 인해 단차에 의해 텅스텐 실리사이드막에 균열이 발생하는 현상을 방지할 수 있다.

Claims (7)

1. (a) 필드영역에는 소자 분리막이 활성영역에는 터널 산화막 및 제 1 폴리 실리콘막이 형성된 반도체 기판이 제공되는 단계;

   (b) 전체 구조상에 제 2 폴리 실리콘막과 배리어막을 순차적으로 증착한 다음, 상기 배리어막 상에 감광막 패턴을 형성하는 단계;

   (c) 상기 감광막 패턴을 식각 마스크로 하여 상기 배리어막과 상기 제 2 폴리 실리콘막의 일부를 식각하여 상기 배리어막 측벽에 스페이서 형태의 폴리머막을 형성하는 단계;

   (d) 상기 감광막 패턴과 측벽에 상기 폴리머막이 형성된 상기 배리어막을 식각 마스크로 이용한 식각 공정으로 상기 제 2 폴리 실리콘막을 패터닝하는 단계;

   (e) 상기 감광막 패턴, 상기 폴리머막과 상기 배리어막을 제거하는 단계; 및

   (f) 전체 구조상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 패드 질화막은 500 내지 1500Å 두께의 질화막을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법
3. 제 1 항에 있어서,

   상기 제 2 폴리 실리콘막은 도핑처리된 비정질 실리콘막과 도핑처리되지 않은 비정질 실리콘막이 순차적으로 적층된 막인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
4. 제 3 항에 있어서,

   상기 제 2 폴리 실리콘막 내의 상기 도핑처리된 비정질 실리콘막과 상기 도핑처리되지 않은 비정질 실리콘막의 비율이 1:2 내지 19:1인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
5. 제 1 항에 있어서, 상기 (d) 단계에 있어서,

   상기 폴리머막에 의해 패터닝된 상기 제 2 폴리 실리콘막 상부 모서리 영역에 하향 기울기를 갖는 경사면이 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
6. 제 1 항에 있어서, 상기 (c) 단계는,

   CF4가스, CHF3가스, C2F6가스, C4F8가스 및 HBr가스 중 적어도 어느 하나를 이용하여 상기 폴리머막을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
7. 제 1 항에 있어서, 상기 (a) 단계는,

   반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 절연막을 순차적으로 형성하는 단계;

   패터닝 공정을 통해 상기 패드 절연막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계; 및

   상기 트렌치를 포함한 전체구조 상부에 산화막을 증착한 다음, 평탄화 공정을 실시하여 상기 제 1 폴리 실리콘막 상의 상기 패드 절연막과 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.