JPH10303312A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH10303312A
JPH10303312A JP10053309A JP5330998A JPH10303312A JP H10303312 A JPH10303312 A JP H10303312A JP 10053309 A JP10053309 A JP 10053309A JP 5330998 A JP5330998 A JP 5330998A JP H10303312 A JPH10303312 A JP H10303312A
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gate
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JP10053309A
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ゲ ナム イ
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract

(57)【要約】 【課題】 デュアルゲート電極の形状を同一に形成して
２素子間の特性が均一な半導体素子の製造方法を提供す
ること。 【解決手段】半導体素子の製造方法は、基板２１上にゲ
ート絶縁膜２２を形成する工程と、ゲート絶縁膜２２上
に真性半導体層を形成する工程と、真性半導体層を選択
的に除去して一定の間隙を有する第１及び第２ゲート電
極２５、２６を形成する工程と、第１ゲート電極２５に
第１導電型の不純物イオンを注入する工程と、第２ゲー
ト電極２５に第２導電型の不純物イオンを注入する工程
とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に多層レジスト工程を用いて半導体素子
におけるデュアルゲート電極を形成する方法に関する。
【０００２】
【従来の技術】一般に、集積回路を形成する素子のデザ
インルールによるサイズが次第に減少するに従って、半
導体素子の段差がパターン形成時に大きな制約となって
いる。
【０００３】電子ビーム専用の単層レジストを用いた写
真食刻工程で段差を有する高集積半導体素子をパターニ
ングする場合には、ドライエッチングに対する耐性が減
少し、基板反射による散乱効果によって解像度が低下し
た。従って、単層レジストを用いて解像可能な素子も多
層レジストを用いた写真食刻工程でパターニングするよ
うにしている。
【０００４】一方、段差の問題を解決するべく、２層又
は３層レジストを用いた多層レジスト（ＭＬＲ）工程が
開発された。かかるＭＬＲ工程については米国特許Ｎ
ｏ．５，１６９，４９４、Ｎｏ．４，８２６，９４３、
Ｎｏ．４，８９１，３０３に開示されている。
【０００５】以下、添付図面に基づき従来の半導体素子
の製造方法を説明する。図１Ａ乃至図２Ｂは従来の半導
体素子の製造方法を示す工程断面図である。まず、図１
Ａに示すように、半導体基板１１の全面にゲート絶縁膜
１２を形成し、そのゲート絶縁膜１２上にゲート電極用
のポリシリコン１３を形成する。ここで、ポリシリコン
１３はアンドープド非晶質ポリシリコンである。次い
で、ポリシリコン１３上に第１フォトレジスト１４を塗
布した後、露光及び現像工程で第１フォトレジスト１４
をパターニングする。
【０００６】図１Ｂに示すように、パターニングされた
第１フォトレジスト１４をマスクとして用いてポリシリ
コン１３の表面にｎ型の不純物イオンを注入する。図１
Ｃに示すように、第１フォトレジスト１４を除去し、ポ
リシリコン１３上に第２フォトレジスト１５を塗布した
後、露光及び現像工程で第２フォトレジスト１５をパタ
ーニングする。次いで、パターニングされた第２フォト
レジスト１５をマスクとして用いてｎ型の不純物イオン
が注入されていないポリシリコン１３の表面にｐ型の不
純物イオンを注入する。
【０００７】図２Ａに示すように、第２フォトレジスト
１５を除去し、ｎ型及びｐ型不純物が注入されたポリシ
リコン１３のドープ剤を活性化及び拡散させるべく高温
でアニール工程を施す。次いで、アニール工程が終わっ
たポリシリコン１３上に第３フォトレジスト１６を塗布
した後、露光及び現像工程で第３フォトレジスト１６を
パターニングする。
【０００８】図２Ｂに示すように、パターニングされた
第３フォトレジスト１６をマスクとして用いてポリシリ
コン１３を選択的に除去してｎ型の不純物の注入された
第１ゲート電極１７と、ｐ型の不純物の注入された第２
ゲート電極１８とを形成し、その後、第３フォトレジス
ト１６を除去する。ここで、第１、第２ゲート電極（デ
ュアルゲート電極）１７、１８を形成するとき、ｎ型及
びｐ型の不純物の注入されたポリシリコン１３の食刻率
が異なるため、ｎ型の不純物の注入されたポリシリコン
１３からはネガティブ形状の第１ゲート電極１７が形成
され、ｐ型の不純物の注入されたポリシリコン１３から
はポジティブ形状の第２ゲート電極１８が形成される。
すなわち、第１、第２ゲート電極１７、１８が互いに異
なる形状に形成される。
【０００９】
【発明が解決しようとする課題】しかし、上記した従来
の半導体素子の製造方法において、食刻率の差に因り互
いに異なる形状のデュアルゲート電極が形成されること
から、均一のゲート電極の臨界寸法(CD; Critical Dime
nsion)の確保が困難となって、２素子間の特性が不均衡
となるという問題点があった。
【００１０】本発明は、上記の問題点を解決するために
なされたものであり、デュアルゲート電極の形状を同一
に形成して２素子間の特性が均一な半導体素子の製造方
法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの請求項１に記載の半導体素子の製造方法は、基板上
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
に真性半導体層を形成する工程と、前記真性半導体層を
選択的に除去して一定の間隙を有する第１及び第２ゲー
ト電極を形成する工程と、前記第１ゲート電極に第１導
電型の不純物イオンを注入する工程と、前記第２ゲート
電極に第２導電型の不純物イオンを注入する工程とを備
えることを要旨とする。
【００１２】請求項２に記載の半導体素子の製造方法
は、基板上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に真性半導体層を形成する工程と、前記真性
半導体層を選択的に食刻して一定の間隙を有する第１及
び第２ゲート電極を形成する工程と、前記第１及び第２
ゲート電極の両側におけるゲート絶縁膜上に前記第１、
第２ゲート電極の表面と同じ高さを有する第１レジスト
膜を形成する工程と、前記第１レジスト膜、第１及び第
２ゲート電極上に絶縁膜を形成する工程と、前記第２ゲ
ート電極の上方において絶縁膜上に第２レジスト膜を形
成する工程と、前記第２レジスト膜をマスクとして用い
て前記第１ゲート電極に第１導電型の不純物イオンを注
入する工程と、前記第２レジスト膜を除去し、前記第１
ゲート電極の上方において前記絶縁膜上に第３レジスト
膜を形成する工程と、前記第３レジスト膜をマスクとし
て用いて前記第２ゲート電極に第２導電型の不純物イオ
ンを注入する工程と、前記第３レジスト膜、絶縁膜、及
び第１レジスト膜を除去する工程とを備えることを要旨
とする。
【００１３】請求項３に記載の半導体素子の製造方法
は、前記絶縁膜は２５０℃以下で形成することを要旨と
する。
【００１４】
【発明の実施の形態】以下、添付図面に基づき本発明の
一実施の形態の半導体素子の製造方法を詳細に説明す
る。
【００１５】図３Ａ乃至図４Ｂは本発明の一実施の形態
の半導体素子の製造方法を示す工程断面図である。ま
ず、図３Ａに示すように、半導体基板２１上にゲート絶
縁膜２２を形成し、ゲート絶縁膜２２を含む半導体基板
２１の全面にゲート電極用の真性半導体層としてのアン
ドープド非晶質ポリシリコン２３を形成する。次いで、
ポリシリコン２３上にフォトレジストを２４を塗布した
後、露光及び現像工程でフォトレジスト２４をパターニ
ングする。
【００１６】図３Ｂに示すように、パターニングされた
フォトレジスト２４をマスクとして用いてポリシリコン
２３を選択的に除去して一定の間隙を有する第１ゲート
電極２５と第２ゲート電極２６とを形成する。
【００１７】図３Ｃに示すように、フォトレジスト２４
を除去し、第１及び第２ゲート電極２５、２６を含む半
導体基板２１の全面に下層レジスト膜２７を塗布する。
図４Ａに示すように、第１及び第２ゲート電極２５、２
６の表面と同じ高さになるよう下層レジスト膜２７に平
坦化工程を施す。ここで、平坦化工程はエッチバック工
程又はＣＭＰ(Chemical Mechanical Polishing)工程等
を使用する。次いで、平坦化工程が完了した下層レジス
ト膜２７を含む半導体基板２１の全面にエンドポイント
用として２５０℃以下（好ましくは、２５０℃〜１００
℃、より好ましくは２５０℃〜１５０℃、最適には２５
０℃〜２００℃の範囲）の温度で絶縁膜２８を形成し、
次いで、絶縁膜２８上に第１上層レジスト膜２９を塗布
する。これにより、絶縁膜２８の下層がベーキングされ
ることを防止することができる。
【００１８】図４Ｂに示すように、第１上層レジスト膜
２９を露光及び現像工程でパターニングし、パターニン
グされた第１上層レジスト膜２９をマスクとして用いて
第１ゲート電極２５の表面にｎ型の不純物イオンの注入
工程を施す。ここで、ｎ型の不純物イオンは５〜１００
KeVのエネルギー及び１Ｅ１５〜１Ｅ１６のドーズ量の
条件で注入される。
【００１９】図５Ａに示すように、第１上層レジスト膜
２９を除去し、半導体基板２１の全面に第２上層レジス
ト膜３０を塗布した後、露光及び現像工程で第２上層レ
ジスト膜３０をパターニングする。次いで、パターニン
グされた第２上層レジスト膜３０をマスクとして用いて
第２ゲート電極２６の表面にｐ型の不純物イオンを注入
する。ここで、ｐ型の不純物イオンは５〜１００KeVの
エネルギー及び１Ｅ１５〜１Ｅ１６のドーズ量の条件で
注入される。
【００２０】図５Ｂに示すように、第２上層レジスト膜
３０を除去し、絶縁膜２８を湿式食刻工程で除去する。
次いで、下層レジスト膜２７を除去し、第１及び第２ゲ
ート電極２５、２６にそれぞれ注入されたｎ型及びｐ型
の不純物のドープ剤を活性化及び拡散のために高温でア
ニール工程を施す。
【００２１】上述したように、一実施の形態の半導体素
子の製造方法においては、真性半導体層としてのポリシ
リコン２３をパターニングして第１及び第２のゲート電
極２５、２６を形成し、多層レジスト膜を用いて絶縁膜
２８を介してｎ型及びＰ型の不純物イオンを第１及び第
２のゲート電極２５、２６に注入することにより、同じ
形状のデュアルゲート電極を形成することができる。こ
の結果、２素子間の特性を均一にすることができる。
【００２２】
【発明の効果】本発明の半導体素子の製造方法において
は以下のような効果がある。請求項１、２に記載の発明
によれば、真性半導体層を形成してパターニングするこ
とにより、同じ形状のデュアルゲート電極を形成して２
素子間の特性を均一にすることができる。
【００２３】請求項３に記載の発明によれば、絶縁膜を
２５０℃以下の低温度で形成するため、下層がベーキン
グされることを防止することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｃは従来の半導体素子の製造方法を示す工
程断面図。
【図２】Ａ、Ｂは従来の半導体素子の製造方法を示す工
程断面図。
【図３】Ａ〜Ｃは本発明の一実施の形態の半導体素子の
製造方法を示す工程断面図。
【図４】Ａ、Ｂは本発明の一実施の形態の半導体素子の
製造方法を示す工程断面図。
【図５】Ａ、Ｂは本発明の一実施の形態の半導体素子の
製造方法を示す工程断面図。
【符号の説明】
２１ 半導体基板 ２２ ゲート絶縁膜 ２３ 真性半導体層としてのポリシリコン ２４ フォトレジスト ２５ 第１ゲート電極 ２６ 第２ゲート電極 ２７ 第１レジスト膜としての下層レジスト膜 ２８ 絶縁膜 ２９ 第２レジスト膜としての第１上層レジスト膜 ３０ 第３レジスト膜としての第２上層レジスト膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板上にゲート絶縁膜を形成する工程
    と、 前記ゲート絶縁膜上に真性半導体層を形成する工程と、 前記真性半導体層を選択的に除去して一定の間隙を有す
    る第１及び第２ゲート電極を形成する工程と、 前記第１ゲート電極に第１導電型の不純物イオンを注入
    する工程と、 前記第２ゲート電極に第２導電型の不純物イオンを注入
    する工程とを備えることを特徴とする半導体素子の製造
    方法。
  2. 【請求項２】 基板上にゲート絶縁膜を形成する工程
    と、 前記ゲート絶縁膜上に真性半導体層を形成する工程と、 前記真性半導体層を選択的に食刻して一定の間隙を有す
    る第１及び第２ゲート電極を形成する工程と、 前記第１及び第２ゲート電極の両側におけるゲート絶縁
    膜上に前記第１、第２ゲート電極の表面と同じ高さを有
    する第１レジスト膜を形成する工程と、 前記第１レジスト膜、第１及び第２ゲート電極上に絶縁
    膜を形成する工程と、 前記第２ゲート電極の上方において絶縁膜上に第２レジ
    スト膜を形成する工程と、 前記第２レジスト膜をマスクとして用いて前記第１ゲー
    ト電極に第１導電型の不純物イオンを注入する工程と、 前記第２レジスト膜を除去し、前記第１ゲート電極の上
    方において前記絶縁膜上に第３レジスト膜を形成する工
    程と、 前記第３レジスト膜をマスクとして用いて前記第２ゲー
    ト電極に第２導電型の不純物イオンを注入する工程と、 前記第３レジスト膜、絶縁膜、及び第１レジスト膜を除
    去する工程とを備えることを特徴とする半導体素子の製
    造方法。
  3. 【請求項３】 前記絶縁膜は２５０℃以下で形成するこ
    とを特徴とする請求項２記載の半導体素子の製造方法。
JP10053309A 1997-04-21 1998-03-05 半導体素子の製造方法 Pending JPH10303312A (ja)

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