KR19980077523A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 MLR(Muiti Level Resist)용 두 소자간의 특성을 안정화시키는데 적당한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판을 준비하는 단계와, 상기 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 일정한 간격갖는 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 사이 및 양측에 제 1 마스크층을 형성하는 단계와, 상기 제 1 게이트 전극 및 제 2 게이트 전극을 포함한 기판의 전면에 절연막을 형성하는 단계와, 상기 제 2 게이트 전극상측의 절연막상에 제 2 마스크층을 형성하는 단계와, 상기 제 2 마스크층을 마스크로 이용하여 상기 제 1 게이트 전극에 제 1 도전형 불순물 이온을 주입하는 단계와, 상기 제 2 마스크층을 제거하고, 상기 제 1 게이트 전극의 상측에 제 3 마스크층을 형성하는 단계와, 상기 제 3 마스크층을 마스크로 이용하여 상기 제 2 게이트 전극에 제 2 도전형 불순물 이온을 주입하는 단계와, 상기 제 3 마스크층, 절연막, 제 1 마스크층을 차례로 제거하고 기판의 전면에 어닐공정을 실시하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, MLR(Multi Level Resist)용 두 소자간의 특성을 안정화시키도록 한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(11)의 전면에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 불순물이 도핑되지 않는 폴리 실리콘(13)을 형성한다.
이어, 상기 폴리 실리콘(13)상에 제 1 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(14)를 패터닝(Patterning)한다.
도 1b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘(13)의 일부에 n형 불순물 이온을 주입한다.
도 1c에 도시한 바와같이 상기 제 1 포토레지스트(14)를 제거하고, 상기 폴리 실리콘(13)상에 제 2 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
이어, 패터닝된 제 2 포토레지스트(15)를 마스크로 이용하여 상기 n형 불순물 이온이 주입되지 않는 상기 폴리 실리콘(13)에 p형 불순물 이온을 주입한다.
도 1d에 도시한 바와같이 상기 제 2 포토레지스트(15)를 제거하고, 상기 n형, p형 불순물이 주입된 폴리 실리콘(13)을 포함한 반도체 기판(11)에 어닐(Anneal) 공정을 실시한다.
이어, 상기 폴리 실리콘(13)상에 제 3 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 제 3 포토레지스트(16)를 패터닝한다.
도 1e에 도시한 바와같이 상기 패터닝된 제 3 포토레지스트(16)를 마스크로 이용하여 상기 폴리 실리콘(13)을 선택적으로 제거하여 n형 불순물이 주입된 제 1 게이트 전극(17)과 p형 불순물이 주입된 제 2 게이트 전극(18)을 형성하고, 상기 제 3 포토레지스트(16)를 제거한다.
여기서 상기 제 1, 제 2 게이트 전극(17,18)을 형성할 때 n형,p형 불순물이 주입된 상기 폴리 실리콘(13)의 식각율이 달라 n형 불순물이 주입된 폴리 실리콘(13)은 네가티브(Negative) 형상의 제 1 게이트 전극(17)이 형성되고, p형 불순물이 주입된 폴리 실리콘(13)은 포지티브(Positive) 형상의 제 2 게이트 전극(18)이 형성된다.
그러나 이와같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 서로 다른 형상의 게이트 전극이 형성되기 때문에 소자의 불량이 발생한다.
둘째, 균일 게이트 전극의 임계치수(CD : Critical Dmension) 확보가 어려워 두 소자간의 특성이 불균일하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 반도체 소자의 불량 및 두 소자간의 특성 불균형을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 폴리 실리콘 24 : 제 1 포토레지스트
25 : 제 1 게이트 전극 26 : 제 2 게이트 전극
27 : 제 2 포토레지스트 28 : 절연막
29 : 제 3 포토레지스트 30 : 제 4 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판을 준비하는 단계와, 상기 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 일정한 간격갖는 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 사이 및 양측에 제 1 마스크층을 형성하는 단계와, 상기 제 1 게이트 전극 및 제 2 게이트 전극을 포함한 기판의 전면에 절연막을 형성하는 단계와, 상기 제 2 게이트 전극상측의 절연막상에 제 2 마스크층을 형성하는 단계와, 상기 제 2 마스크층을 마스크로 이용하여 상기 제 1 게이트 전극에 제 1 도전형 불순물 이온을 주입하는 단계와, 상기 제 2 마스크층을 제거하고, 상기 제 1 게이트 전극의 상측에 제 3 마스크층을 형성하는 단계와, 상기 제 3 마스크층을 마스크로 이용하여 상기 제 2 게이트 전극에 제 2 도전형 불순물 이온을 주입하는 단계와, 상기 제 3 마스크층, 절연막, 제 1 마스크층을 차례로 제거하고 기판의 전면에 어닐공정을 실시하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체 기판(21)상에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 불순물이 도핑되지 않는 폴리 실리콘(23)을 형성한다.
이어, 상기 폴리 실리콘(23)상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(24)를 패터닝한다.
도 2b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스(24)를 마스크로 이용하여 상기 폴리 실리콘(23)을 선택적으로 제거하여 일정한 간격을 갖는 제 1 게이트 전극(25)과 제 2 게이트 전극(26)을 형성한다.
도 2c에 도시한 바와같이 상기 제 1 포토레지스트(24)를 제거하고, 상기 제 1, 제 2 게이트 전극(25,26)을 포함한 반도체 기판(21)의 전면에 제 2 포토레지스트(27)를 도포한 후, 상기 제 1, 제 2 게이트 전극(25,26)의 표면과 동일 높이로제 2 포토레지스트(27)를 평탄화 공정을 실시한다.
도 2d에 도시한 바와같이 상기 제 2 포토레지스트(27)를 포함한 반도체 기판(21)의 전면에 앤드 포인트(End Point)용으로 250℃ 이하의 온도에서 절연막(28)을 형성하고, 상기 절연막(28)상에 제 3 포토레지스트(29)를 도포한다.
이어, 상기 제 3 포토레지스트(29)를 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 제 3 포토레지스트(29)를 마스크로 이용하여 전면에 n형 불순물 이온주입 공정을 실시한다.
이때 상기 불순물이 도핑되지 않는 폴리 실리콘(23)으로 이루어진 상기 제 1 게이트 전극(25)내에 n형 불순물이 주입된다.
도 2e에 도시한 바와같이 상기 제 3 포토레지스트(29)를 제거하고, 상기 반도체 기판(21)의 전면에 제 4 포토레지스트(30)를 도포한 후, 노광 및 현상공정으로 제 4 포토레지스트(30)를 패터닝한다.
이어, 상기 패터닝된 제 4 포토레지스트(30)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 p형 불순물 이온을 주입한다.
이때 상기 불순물 이온이 주입되지 않는 폴리 실리콘(23)으로 이루어진 제 2 게이트 전극(26)에 p형 불순물 이온이 주입된다.
도 2f에 도시한 바와같이 상기 제 4 포토레지스트(30)를 제거하고, 상기 절연막(29)을 습식식각(Wet Etch) 공정으로 제거한다.
이어, 상기 제 2 포토레지스트(27)를 제거하고, 상기 제 1, 제 2 게이트 전극(25,26)의 활성화를 위해 상기 반도체 기판(21)의 전면에 어닐(Anneal)공정을 실시한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 동일 CD(Critical Dimension) 사이즈의 두 게이트 전극을 형성함으로써 최소 선폭에서도 두 소자간의 특성을 안정화시키는 효과가 있다.

Claims (4)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 일정한 간격갖는 제 1, 제 2 게이트 전극을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극의 사이 및 양측에 제 1 마스크층을 형성하는 단계;
    상기 제 1 게이트 전극 및 제 2 게이트 전극을 포함한 기판의 전면에 절연막을 형성하는 단계;
    상기 제 2 게이트 전극상측의 절연막상에 제 2 마스크층을 형성하는 단계;
    상기 제 2 마스크층을 마스크로 이용하여 상기 제 1 게이트 전극에 제 1 도전형 불순물 이온을 주입하는 단계;
    상기 제 2 마스크층을 제거하고, 상기 제 1 게이트 전극의 상측에 제 3 마스크층을 형성하는 단계;
    상기 제 3 마스크층을 마스크로 이용하여 상기 제 2 게이트 전극에 제 2 도전형 불순물 이온을 주입하는 단계;
    상기 제 3 마스크층, 절연막, 제 1 마스크층을 차례로 제거하고 기판의 전면에 어닐공정을 실시하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 마스크층은 상기 제 1, 제 2 게이트 전극에 선택적 이온주입을 위해 감광성 물질을 사용하여 상기 제 1, 제 2 게이트 전극과 동일 높이로 평탄화시킴을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막은 제 2, 제 3 마스크층 형성시 앤드 포인트로 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막은 250℃ 이하에서 형성함을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010066623A (ko) * 1999-12-31 2001-07-11 황인길 개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의게이트 형성 방법
KR100827490B1 (ko) * 2007-05-18 2008-05-06 주식회사 동부하이텍 반도체 소자의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211555B1 (en) * 1998-09-29 2001-04-03 Lsi Logic Corporation Semiconductor device with a pair of transistors having dual work function gate electrodes
US6137145A (en) * 1999-01-26 2000-10-24 Advanced Micro Devices, Inc. Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon
US6524904B1 (en) * 1999-04-20 2003-02-25 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US7087509B1 (en) * 2000-09-28 2006-08-08 Advanced Micro Devices, Inc. Method of forming a gate electrode on a semiconductor device and a device incorporating same
KR100500581B1 (ko) * 2003-02-20 2005-07-18 삼성전자주식회사 반도체 장치에서 게이트 전극 형성 방법
KR102457826B1 (ko) * 2018-06-11 2022-10-21 에스케이하이닉스 시스템아이씨 주식회사 고전압 반도체소자 및 그 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3760773D1 (en) * 1986-07-25 1989-11-16 Oki Electric Ind Co Ltd Negative resist material, method for its manufacture and method for using it
US4912065A (en) * 1987-05-28 1990-03-27 Matsushita Electric Industrial Co., Ltd. Plasma doping method
US4891303A (en) * 1988-05-26 1990-01-02 Texas Instruments Incorporated Trilayer microlithographic process using a silicon-based resist as the middle layer
US5169494A (en) * 1989-03-27 1992-12-08 Matsushita Electric Industrial Co., Ltd. Fine pattern forming method
ATE139058T1 (de) * 1990-10-23 1996-06-15 Siemens Ag Verfahren zur herstellung einer dotierten polyzidschicht auf einem halbleitersubstrat
US5355010A (en) * 1991-06-21 1994-10-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide
JPH06291266A (ja) * 1993-03-30 1994-10-18 Nippon Steel Corp 半導体装置の製造方法
JPH07135256A (ja) * 1993-06-24 1995-05-23 Kawasaki Steel Corp 半導体装置の製造方法
US5468669A (en) * 1993-10-29 1995-11-21 At&T Corp. Integrated circuit fabrication
US5571733A (en) * 1995-05-12 1996-11-05 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5821146A (en) * 1995-06-07 1998-10-13 Advanced Micro Devices, Inc. Method of fabricating FET or CMOS transistors using MeV implantation
US5550079A (en) * 1995-06-15 1996-08-27 Top Team/Microelectronics Corp. Method for fabricating silicide shunt of dual-gate CMOS device
US5851889A (en) * 1997-01-30 1998-12-22 Advanced Micro Devices, Inc. Semiconductor gate conductor with a substantially uniform doping profile having minimal susceptibility to dopant penetration into the underlying gate dielectric
US5861335A (en) * 1997-03-21 1999-01-19 Advanced Micro Devices, Inc. Semiconductor fabrication employing a post-implant anneal within a low temperature high pressure nitrogen ambient to improve channel and gate oxide reliability
US5885887A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Method of making an igfet with selectively doped multilevel polysilicon gate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010066623A (ko) * 1999-12-31 2001-07-11 황인길 개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의게이트 형성 방법
KR100827490B1 (ko) * 2007-05-18 2008-05-06 주식회사 동부하이텍 반도체 소자의 제조 방법

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KR100268920B1 (ko) 2000-12-01
US6087246A (en) 2000-07-11

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