KR20010066623A - 개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의게이트 형성 방법 - Google Patents

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Abstract

본 발명의 트랜지스터의 게이트 형성 방법은 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13) 및 폴리 실리콘(14)을 형성하는 단계, 폴리 실리콘(14) 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판(11)에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴(15)을 형성하는 단계, 제1감광막 패턴(15)을 마스크로 하여 폴리 실리콘(14)을 식각하여 제1트랜지스터의 게이트(14a) 및 제2트랜지스터 게이트(14b)를 형성하는 단계, 제1트랜지스터의 게이트(14a), 제2트랜지스터 게이트(14b) 및 게이트 산화막(13) 상에 제2감광막을 도포하고 제1트랜지스터의 게이트(14a)가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴(16)을 형성하는 단계 및 제2감광막 패턴(16)을 마스크로 하여 포스포러스(Phosphorus)를 이온 주입하여 제1트랜지스터의 게이트(14a)가 작은 저항값을 갖도록 이온 주입하는 단계로 구성된다.
본 발명은 트랜지스터의 게이트 하부의 양 끝단에 풋(Foot) 형상 및 노치(Notch) 형상의 발생을 방지할 수 있고, 이로 인해 LDD 형성을 위한 이온을 정확하게 이온 주입하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.

Description

개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의 게이트 형성 방법{Method for forming gate of transistor by improving poly-silicon etch profile}
본 발명은 트랜지스터의 게이트 형성 방법에 관한 것으로, 특히 트랜지스터의 게이트를 형성하기 위한 폴리 실리콘의 식각 단면이 개선된 트랜지스터의 게이트 형성 방법에 관한 것이다.
일반적으로 씨모스(Complement Metal Oxide Semiconductor:CMOS) 트랜지스터는 게이트, 제1 드레인/소스 및 제2 드레인/소스로 구성된 피모스(PMOS) 트랜지스터와 앤모스(NMOS) 트랜지스터가 짝을 이루어 특정 회로, 예를 들어 인버터(Invertor), 플립플롭(Flip-Flop) 등의 회로를 구성하며, 피모스 트랜지스터와 앤모스 트랜지스터의 소자를 분리하기 위하여 반도체 기판에 소자분리막(Shallow Trench Isolation)을 형성한다. 반도체 기판에 게이트 산화막을 형성하고, 게이트 산화막 상부에 폴리 실리콘을 증착하고, 폴리 실리콘을 선택적으로 식각하여 트랜지스터의 게이트를 형성한다. 제1 드레인/소스 및 제2 드레인/소스를 형성하기 전에 드레인/소스의 고전계의 형성을 방지하기 위하여 게이트가 형성된 반도체 기판에 저농도의 이온을 이온 주입하는 LDD(Lightly Doped Drain) 공정을 행한다.
도 1a 내지 도 1e는 종래의 트랜지스터의 게이트 형성 방법을 도시한 단면도 이다.
도 1a에 도시된 바와 같이 반도체 기판(1)에 트렌치(T)를 형성하고 트렌치(T) 내부를 절연막으로 채워 앤모스 트랜지스터와 피모스 트랜지스터를 분리하기 위한 소자분리막(2)을 형성하고, 소자분리막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3)을 형성하고, 연속하여 2200Å∼2800Å의 두께를 갖는 폴리 실리콘(4)을 형성한다.
도 1b에 도시된 바와 같이 폴리 실리콘(4) 상부에 0.80㎛∼1.00㎛의 두께를 갖는 감광막을 도포한 후 마스크를 사용하여 감광막을 노광 현상하여 반도체 기판(1)에 피모스 트랜지스터들이 형성되는 영역에만 감광막이 있도록 제1감광막 패턴(5)을 형성한다. 제1감광막 패턴(5)을 마스크로 하여 포스포러스(Phosphorus:P)를 이온 주입하여 제1감광막 패턴(5)에 의해 노출된 앤모스 트랜지스터들이 형성되는 영역에 있는 폴리 실리콘(4)은 N+로 도핑(Doping)되어작은 저항값을 갖게 된다.
도 1c에 도시된 바와 같이 폴리 실리콘(4) 상부에 감광막을 도포하고, 트랜지스터의 게이트를 형성하기 위하여 마스크를 사용하여 감광막을 노광 현상하여 제2감광막 패턴(6)을 형성한다.
도 1d에 도시된 바와 같이 제2감광막 패턴(6)을 마스크로 하여 폴리 실리콘(4)을 플라즈마 식각하여 앤모스 트랜지스터가 형성되는 영역에는 앤모스 트랜지스터의 게이트(4a)를 형성하고, 피모스 트랜지스터가 형성되는 영역에는 피모스 트랜지스터의 게이트(4b)를 형성한다. 트랜지스터의 게이트(4a,4b) 형성시 앤모스 트랜지스터의 게이트(4a)는 N+로 도핑(Doping)된 폴리 실리콘으로 이루어지고, 피모스 트랜지스터의 게이트(4b)는 도핑되지 않은 폴리 실리콘으로 이루어지므로 제2감광막 패턴(6)을 마스크로 한 폴리 실리콘(4)의 식각시 앤모스 트랜지스터의 게이트(4a)는 식각이 제대로 되지 않아 앤모스 트랜지스터의 게이트(4a)의 하부 양 끝단은 풋(Foot)(FT) 형상을 하고 있으며, 피모스 트랜지스터의 게이트(4b)는 식각이 더 진행되어 피모스 트랜지스터의 게이트(4b)의 하부 양 끝단은 노치(Notch)(NT) 형상을 하고 있다.
따라서 도 1e에 도시된 바와 같이 앤모스 트랜지스터의 제1드레인/소스 및 제2드레인/소스를 형성하기 전에 드레인/소스의 고전계의 형성을 방지하기 위하여 저농도의 포스포러스(P-) 이온을 이온 주입하는 LDD 공정을 할때 앤모스 트랜지스터의 게이트(14a)의 하부 양 끝단의 풋(FT) 형상에 의해 저농도의 포스포러스(P-) 이온이 정확한 위치에 주입되더라도 LDD영역에 이온 주입이 덜 되는 영역이 발생하게 된다. 또한 피모스 트랜지스터의 게이트(14b)의 하부 양 끝단의 노치(NT) 형상에 의해 포켓(Pocket) 이온 주입시 원하지 않은 영역에 이온 주입이 될 수 있다.
따라서 종래의 트랜지스터의 게이트 형성 방법은 LDD 공정시 앤모스 트랜지스터의 게이트의 하부 양 끝단의 풋 형상에 의해 정확한 위치로 이온 주입되더라도 LDD영역에 이온 주입이 덜 되는 영역이 발생하게 되고, 피모스 트랜지스터의 게이트의 하부 양 끝단의 노치 형상에 의해 포켓 이온 주입시 원하지 않은 영역에 이온 주입이 되므로 트랜지스터의 문턱 전압(Threshold Voltage) 및 포화 전류(Saturation Current)를 정확하게 제어할 수 없고, 이로 인해 반도체 소자의 전기적 특성이 저하되는 문제점을 가지고 있다.
본 발명의 목적은 게이트를 형성하기 위한 폴리 실리콘을 형성하고 폴리 실리콘을 선택적으로 식각하여 앤모스 및 피모스 트랜지스터의 게이트를 형성하고 앤모스 트랜지스터의 게이트의 폴리 실리콘의 저항값을 작게 하기 위하여 앤모스 트랜지스터의 게이트에만 이온 주입함으로써, 앤모스 및 피모스 트랜지스터의 게이트 하부의 양 끝단에 풋 형상 및 노치 형상의 발생을 방지할 수 있고, 이로 인해 LDD 영역에 LDD 형성을 위한 이온을 정확하게 이온 주입하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 트랜지스터의 게이트 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1e는 종래의 트랜지스터의 게이트 형성 방법을 도시한 단면도,
도 2a 내지 도 2e는 본 발명의 트랜지스터의 게이트 형성 방법을 도시한 단면도이다.
상기의 목적을 달성하기 위하여 본 발명의 트랜지스터의 게이트 형성 방법은소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하고, 연속하여 폴리 실리콘을 형성하는 단계; 폴리 실리콘 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴을 형성하는 단계; 제1감광막 패턴을 마스크로 하여 폴리 실리콘을 식각하여 제1트랜지스터의 게이트 및 제2트랜지스터 게이트를 형성하는 단계; 제1트랜지스터의 게이트, 제2트랜지스터 게이트 및 게이트 산화막 상에 제2감광막을 도포하고, 제1트랜지스터의 게이트가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴을 형성하는 단계; 및 제2감광막 패턴을 마스크로 하여 이온 소스를 이온 주입하여 제1트랜지스터의 게이트가 작은 저항값을 갖도록 이온 주입하는 단계를 구비한 것을 특징으로 한다.
제1트랜지스터의 게이트는 앤모스 트랜지스터의 게이트이고, 제2트랜지스터의 게이트는 피모스 트랜지스터의 게이트이고, 이온 소스는 포스포러스인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 트랜지스터의 게이트 형성 방법을 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 트랜지스터의 게이트 형성 방법을 도시한 단면도 이다.
도 2a 내지 도 2e에 도시된 바와 같이 본 발명의 트랜지스터의 게이트 형성 방법은 트렌치(T) 내부에 절연막으로 채워진 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13)을 형성하고 연속하여 폴리 실리콘(14)을 형성하는 단계, 폴리 실리콘(14) 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판(11)에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴(15)을 형성하는 단계, 제1감광막 패턴(15)을 마스크로 하여 폴리 실리콘(14)을 식각하여 제1트랜지스터의 게이트(14a) 및 제2트랜지스터 게이트(14b)를 형성하는 단계, 제1트랜지스터의 게이트(14a), 제2트랜지스터 게이트(14b) 및 게이트 산화막(13) 상에 제2감광막을 도포하고 제1트랜지스터의 게이트(14a)가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴(16)을 형성하는 단계 및 제2감광막 패턴(16)을 마스크로 하여 이온 소스(P)를 이온 주입하여 제1트랜지스터의 게이트(14a)가 작은 저항값을 갖도록 이온 주입하는 단계로 구성된다.
제1트랜지스터의 게이트(14a)는 앤모스(NMOS) 트랜지스터의 게이트이고, 제2트랜지스터의 게이트(14b)는 피모스(PMOS) 트랜지스터의 게이트이고, 이온 소스(P)는 포스포러스(Phosphorus)이고, 이온 소스(P)의 이온 주입 에너지는 40KeV 내지 50KeV이고, 도스는 3.0E15개/㎠ 내지 5.0E15개/㎠ 이다.
폴리 실리콘(14)의 두께는 2200Å 내지 2800Å이고, 제2감광막은 0.80㎛ 내지 1.0㎛의 두께를 갖도록 형성한다.
상기의 구성에 따른 본 발명인 트랜지스터의 게이트 형성 방법의 동작은 다음과 같다.
도 2a 내지 도 2e의 본 발명의 트랜지스터의 게이트 형성 방법의 동작은 다음과 같다.
종래와 같은 방법에 의해 도 2a에 도시된 바와 같이 앤모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터를 분리하기 위한 트렌치(T) 내부에 절연막으로 채워진 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13)을 형성하고 연속하여 2200Å 내지 2800Å의 두께를 갖는 폴리 실리콘(14)을 형성한다.
도 2b에 도시된 바와 같이 폴리 실리콘(14) 상부에 제1감광막을 도포한 후, 마스크를 사용하여 제1감광막을 노광 현상하여 반도체 기판(11)에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴(15)을 형성한다.
도 2c에 도시된 바와 같이 제1감광막 패턴(15)을 마스크로 하여 폴리 실리콘(14)을 식각하여 앤모스(NMOS) 트랜지스터인 제1트랜지스터의 게이트(14a) 및 피모스(PMOS) 트랜지스터인 제2트랜지스터 게이트(14b)를 형성한다.
도 2d에 도시된 바와 같이 제1트랜지스터의 게이트(14a), 제2트랜지스터 게이트(14b) 및 게이트 산화막(13) 상에 0.80㎛ 내지 1.0㎛의 두께를 갖는 제2감광막을 도포하고, 제1트랜지스터의 게이트(14a)가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴(16)을 형성한다. 제1트랜지스터의 게이트(14a)의 저항값을 작게 하기 위하여 제2감광막 패턴(16)을 마스크로 하여 제1트랜지스터의 게이트(14a)에 포스포러스(Phosphorus)인 이온 소스(P)를 40KeV 내지 50KeV의 이온 주입 에너지로 3.0E15 개/㎠ 내지 5.0E15 개/㎠ 의 도스로 이온 주입하여 제1트랜지스터의 게이트(14a)를 형성하는 폴리 실리콘을 N+로 도핑(Doping) 시킨다.
따라서 본 발명인 트랜지스터의 게이트 형성 방법은 폴리 실리콘(14)을 먼저 식각하여 트랜지스터의 게이트(14a,14b)를 형성하고, 앤모스(NMOS) 트랜지스터인제1트랜지스터의 게이트(14a)에만 포스포러스(P)를 이온 주입함으로써 제1트랜지스터의 게이트(14a) 및 제2트랜지스터의 게이트(14b)의 하부 양끝단에 풋(Foot) 형상이나 노치(Notch) 형상이 생기지 않아 트랜지스터의 게이트(14a,14b)를 형성하는 폴리 실리콘(14)의 식각 단면(Etch Profile)을 개선할 수 있다.
도 2e에 도시된 바와 같이 풋(Foot) 형상이 없는 앤모스 트랜지스터인 제1트랜지스터의 게이트(14a)에 의하여 앤모스 트랜지스터의 제1드레인/소스 및 제2드레인/소스를 형성하기 전에 드레인/소스의 고전계의 형성을 방지하기 위하여 저농도의 포스포러스(P-) 이온을 이온 주입하는 LDD 공정시 저농도의 포스포러스(P-) 이온이 정확한 위치에 이온 주입되므로 LDD영역을 형성시키기 위한 저농도의 포스포러스(P-) 이온 주입량을 정확하게 제어할 수 있다.
본 발명의 트랜지스터의 게이트 형성 방법은 앤모스 및 피모스 트랜지스터의 게이트 하부의 양 끝단에 풋 형상 및 노치 형상의 발생을 방지할 수 있고, 이로 인해 LDD 영역에 LDD 형성을 위한 이온을 정확하게 이온 주입하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.

Claims (6)

  1. 트렌치 내부에 절연막으로 채워진 소자분리막이 형성된 반도체 기판에 폴리 실리콘을 증착하여 게이트를 형성하는 트랜지스터의 게이트 형성 방법에 있어서,
    상기의 소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하고, 연속하여 폴리 실리콘을 형성하는 단계;
    상기의 폴리 실리콘 상부에 제1감광막을 도포한 후 마스크를 사용하여 제1감광막을 노광 현상하여 상기의 반도체 기판에 트랜지스터의 게이트를 형성하기 위하여 제1감광막 패턴을 형성하는 단계;
    상기의 제1감광막 패턴을 마스크로 하여 상기의 폴리 실리콘을 식각하여 제1트랜지스터의 게이트 및 제2트랜지스터 게이트를 형성하는 단계;
    상기의 제1트랜지스터의 게이트, 제2트랜지스터 게이트 및 게이트 산화막 상에 제2감광막을 도포하고, 상기의 제1트랜지스터의 게이트가 노출되도록 제2감광막을 노광 현상하여 제2감광막 패턴을 형성하는 단계; 및
    상기의 제2감광막 패턴을 마스크로 하여 이온 소스를 이온 주입하여 상기의 제1트랜지스터의 게이트가 작은 저항값을 갖도록 이온 주입하는 단계를 구비한 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  2. 제1항에 있어서, 상기의 제1트랜지스터의 게이트는 앤모스 트랜지스터의 게이트이고, 상기의 제2트랜지스터의 게이트는 피모스 트랜지스터의 게이트인 것을특징으로 하는 트랜지스터의 게이트 형성 방법.
  3. 제1항에 있어서, 상기의 이온 소스는 포스포러스인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  4. 제1항에 있어서, 상기의 이온 소스의 이온 주입 에너지는 40KeV 내지 50KeV이고, 도스는 3.0E15개/㎠ 내지 5.0E15개/㎠ 인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  5. 제1항에 있어서, 상기의 폴리 실리콘의 두께는 2200Å 내지 2800Å인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  6. 제1항에 있어서, 상기의 제2감광막의 두께는 0.80㎛ 내지 1.0㎛인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
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